DataMuseum.dk

Presents historical artifacts from the history of:

CR80 Wang WCS documentation floppies

This is an automatic "excavation" of a thematic subset of
artifacts from Datamuseum.dk's BitArchive.

See our Wiki for more about CR80 Wang WCS documentation floppies

Excavated with: AutoArchaeologist - Free & Open Source Software.


top - download

⟦3532806e9⟧ Wang Wps File

    Length: 1913 (0x779)
    Types: Wang Wps File
    Notes: Spelunked
    Names: »~ORPHAN52.00«

Derivation

└─⟦0f7ba544d⟧ Bits:30006063 8" Wang WCS floppy, CR 0095A
    └─ ⟦this⟧ »~ORPHAN52.00« 

WangText



5.9      C̲P̲U̲ ̲D̲I̲A̲G̲N̲O̲S̲T̲I̲C̲S̲

         To verify CPU functions, firmware and bus interface
         circuitry a CPU diagnostic application program is required.
         This application program shall regularily (TBD be executed
         by each CPU in a PU (active as well as stand-by) to
         ensure that no data or program areas are destroyed
         due to misaddressing (CPU or Processor Bus generated)
         and/or data garbling. The diagnostic program should
         be a data manipulating proess activated by the SS&C
         with the result interpreted by the SS&C. Furthermore
         the diagnostic program could contain the Test CPU Instruction
         (TST) which, when executed, activates a CPU firmware
         test. The test result is available in one of the generl
         purpose registers (RO-7). This test facility requires
         that the diagnostic program is a system level program.



5.10     C̲A̲C̲H̲E̲ ̲E̲R̲R̲O̲R̲ ̲M̲O̲N̲I̲T̲O̲R̲I̲N̲G̲

         The CPU is equipped with a CACHE memory to enhance
         performance. The CPU constantly monitors the health
         o the CACHE memory, incrementing a CACHE ERROR register
         upon each detected CACHE memory parity error (ref.
         CPS/SDS/001). To transfer this information to SS&C,
         a system level program, CACHE ERROR monitoring program,
         is required. This program decides hether or not to
         disable CACHE functions based upon CACHE ERROR register
         contents. The program should extract the information
         from each CPU with regular intervals (TBD) and the
         CACHE disable strategy shall be selectable as either
         total number of erors or max. relative number of errors
         (in proportion to the last number of errors). If a
         CACHE memory is disabled (resetting the CACHE ERROR
         register) this shall be reported to the OC along with
         disable strategy and associated error number.

         This iagnostic program could possibly be part of the
         CPU diagnostic program (se. 5.9).

         Reenabling of a disabled CACHE memory shall be possible,
         and shall be controlled from the OC.