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DataMuseum.dkPresents historical artifacts from the history of: CP/M |
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Length: 17920 (0x4600)
Types: RcTekst
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┆06┆i↲
↲
┆b0┆┆a1┆TABLE OF CONTENTS┆05┆PAGE↲
↲
1. INTRODUCTION ....................................... 1↲
↲
2. FUNCTIONAL DESCRIPTION ............................. 2↲
2.1 Block Diagram .................................. 2↲
2.2 Pin Out ........................................ 3↲
2.3 Pin Designation ................................ 4↲
2.4 Register Addressing ............................ 7↲
2.5 Register Definitions ........................... 7↲
2.5.1 Control Register a ....................... 7↲
2.5.2 Control Register b ....................... 8↲
2.5.3 Transmit Register ........................ 8↲
2.5.4 Master Transmit Register ................. 8↲
2.5.5 Receive Register ......................... 8↲
2.5.6 Status Register .......................... 9↲
↲
3. MASTER MODE CONFIGURATION .......................... 10↲
3.1 Initializing ................................... 10↲
3.2 Running ........................................ 10↲
↲
4. SLAVE MODE CONFIGURATION ........................... 11↲
4.1 Initializing ................................... 11↲
4.2 Running ........................................ 11↲
4.3 Broadcast Options .............................. 11↲
↲
5. SELFTEST MODE CONFIGURATION ........................ 12↲
5.1 Initializing ................................... 12↲
5.2 Running ........................................ 12↲
↲
6. ABSOLUTE MAXIMUM RATINGS ........................... 13↲
↲
7. DC CHARACTERISTICS ................................. 14↲
↲
8. AC CHARACTERISTICS ................................. 15↲
════════════════════════════════════════════════════════════════════════
↓
┆06┆ii↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆14┆┆b3┆┆06┆┆0b┆↲
↲
┆b0┆┆a1┆1. INTRODUCTION↲
↲
The Circuit II Protocol Communications Controller (CPCC) is ↓
made as a peripheral device to interface be┄tween a CPU and ↓
the CIRCUIT II protocol developed by RC. This character ↓
oriented protocol is based on a polling mas┄ter and up to 32 ↓
slaves with the data transfer only between the Mas┄ter and ↓
one Slave device at a time. In the CPCC how┄ever a Broadcast ↓
option is implemented to make it possible for the Master to ↓
transfer data to several Slaves simultan┄ously.↲
↲
A selftest option is implemented to make it possible to test ↓
the entire interface circuit by echoing transmitted data via ↓
the driving transformer into the receiver.↲
↲
The CPCC is implemented in an 1116 gate Shrinked High Speed ↓
CMOS Array from Philips and is in- and output compatible to ↓
HC/HCT logic.↲
↲
↲
════════════════════════════════════════════════════════════════════════
↓
↲
┆b0┆┆a1┆2. FUNCTIONAL DESCRIPTION↲
↲
┆b0┆┆a1┆2.1 Block Diagram↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.2 Pin Out↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.3 Pin Designation↲
↲
┆a1┆Mnemonic Pin no Type Name and Function┆05┆↲
↲
┆b0┆D0..D7┆f0┆ 1-8 I/O ┆84┆This 3-state bidirectional 8 bit ↓
┆19┆┆9b┆┆81┆┄buffer is used to interface to ↓
┆19┆┆9b┆┆81┆┄the Control-, Data- and Statusre┄┄↓
┆19┆┆9b┆┆81┆┄gister.↲
↲
┆b0┆-,RD┆f0┆ 9 I ┆84┆A "low" on this input informs the ↓
┆19┆┆9b┆┆81┆┄CPCC that the CPU is reading data ↓
┆19┆┆9b┆┆81┆┄or status informations from the ↓
┆19┆┆9b┆┆81┆┄CPCC.↲
↲
┆b0┆-,WR┆f0┆ 10 I ┆84┆A "low" on this input informs the ↓
┆19┆┆9b┆┆81┆┄CPCC that the CPU is writing Con┄↓
┆19┆┆9b┆┆81┆┄trol or Data informations to the ↓
┆19┆┆9b┆┆81┆┄CPCC.↲
↲
┆b0┆-,CS┆f0┆ 11 I ┆84┆A "low" on this input selects the ↓
┆19┆┆9b┆┆81┆┄CPCC. No reading or writing will ↓
┆19┆┆9b┆┆81┆┄occur unless the device is selec┄↓
┆19┆┆9b┆┆81┆┄ted. When -,CS is high, the Data ↓
┆19┆┆9b┆┆81┆┄bus condition will have no effect ↓
┆19┆┆9b┆┆81┆┄on the chip.↲
↲
┆b0┆A0..A1┆f0┆ 12,13 I ┆84┆These inputs in conjunction with ↓
┆19┆┆9b┆┆81┆┄the -,RD and -,WR inputs, informs ↓
┆19┆┆9b┆┆81┆┄the CPCC that the word on the da┄↓
┆19┆┆9b┆┆81┆┄ta bus is either control data or ↓
┆19┆┆9b┆┆81┆┄Status information.↲
↲
┆b0┆Gnd ┆f0┆ 14 ┆84┆Ground: 0V reference↲
↲
┆b0┆XTAL2,┆f0┆ 15,16 XTAL1 and XTAL2 are the output ↲
┆19┆┄┆81┆┄┆b0┆XTAL1┆f0┆ ┆84┆and input respectively of an in┄↓
┆19┆┆9b┆┆82┆┄verting amplifier which is inten┄↓
┆19┆┆9b┆┆82┆┄ded for use as a crystal oscilla┄↓
┆19┆┆9b┆┆82┆┄tor. To drive the CPCC with an ↓
┆19┆┆9b┆┆82┆┄external oscillator XTAL1 must be ↓
┆19┆┆9b┆┆82┆┄used as input while XTAL2 must be ↓
┆19┆┆9b┆┆82┆┄left open.↲
↲
┆b0┆TxRDY ┆f0┆ 17 0 ┆84┆Transmitter Ready.↲
┆84┆In Slave mode this output signals ↓
┆19┆┆9b┆┄┄the CPU that the transmitter is ↓
┆19┆┆9b┆┄┄ready to ac┄┄cept a data character. ↲
════════════════════════════════════════════════════════════════════════
↓
┆a1┆Mnemonic Pin no Type Name and Function┆05┆↲
↲
┆84┆The TxRDY output pin can be used ↓
┆19┆┆9b┆┄┄as an in-terrupt to the system ↓
┆19┆┆9b┆┄┄or, for Polled operation, the CPU ↓
┆19┆┆9b┆┄┄can check TxRDY using a Status ↓
┆19┆┆9b┆┄┄Read operation. TxRDY is automa┄↓
┆19┆┆9b┆┄┄tically reset by the leading edge ↓
┆19┆┆9b┆┄┄of WR when a data character is ↓
┆19┆┆9b┆┄┄loaded from the CPU. The TxRDY ↓
┆19┆┆9b┆┄┄output pin is masked by the TxEN ↓
┆19┆┆9b┆┄┄control bit. ↲
↲
┆84┆In Master mode if this pin is ↓
┆19┆┆9b┆┄┄asserted together with the TxRDY ↓
┆19┆┆9b┆┄┄pin it indicates that a proper ↓
┆19┆┆9b┆┄┄answer with no data has been ↓
┆19┆┆9b┆┄┄received.↲
↲
┆b0┆RxRDY ┆f0┆ 18 0 Receiver Ready.↲
┆84┆This output indicates that the ↓
┆19┆┆9b┆┄┄CPCC contains a character that is ↓
┆19┆┆9b┆┄┄ready to be input to the CPU. ↓
┆19┆┆9b┆┄┄RxRDY can be connected to the in┄↓
┆19┆┆9b┆┄┄terrupt structure of the CPU or, ↓
┆19┆┆9b┆┄┄for Polled operation, the CPU can ↓
┆19┆┆9b┆┄┄check the condition of RxRDY ↓
┆19┆┆9b┆┄┄using a Status Read operation. ↓
┆19┆┆9b┆┄┄RxRDY is automatically reset by ↓
┆19┆┆9b┆┄┄the leading edge of RD. The RxRDY ↓
┆19┆┆9b┆┄┄output pin is masked by the RxEN ↓
┆19┆┆9b┆┄┄control bit.↲
↲
┆84┆Failure to read the received ↓
┆19┆┆9b┆┄┄character from the Rx Data Output ↓
┆19┆┆9b┆┄┄Register prior to the assembly of ↓
┆19┆┆9b┆┄┄the next Rx Data character will ↓
┆19┆┆9b┆┄┄set overrun condition error and ↓
┆19┆┆9b┆┄┄the previous character will be ↓
┆19┆┆9b┆┄┄written over and lost. If the Rx ↓
┆19┆┆9b┆┄┄Data is being read by the CPU ↓
┆19┆┆9b┆┄┄when the internal transfer is oc┄↓
┆19┆┆9b┆┄┄curing, overrun error will be set ↓
┆19┆┆9b┆┄┄and the old character will be ↓
┆19┆┆9b┆┄┄lost.↲
↲
┆b0┆X0, X1┆f0┆ 19,20 0 ┆84┆these outputs contains the values ↓
┆19┆┆9b┆┆81┆┄of the don't care bits in the Ad┄↓
┆19┆┆9b┆┆81┆┄dress Header of the protocol, and ↓
┆19┆┆9b┆┆81┆┄changes value just prior to RxRDY ↓
┆19┆┆9b┆┆81┆┄dependent of the received frame.↲
↲
┆b0┆↓
════════════════════════════════════════════════════════════════════════
↓
┆a1┆┆e1┆↲
┆a1┆Mnemonic Pin no Type Name and Function┆05┆↲
↲
┆b0┆BRC ┆f0┆ 21 0 ┆84┆If Broadcast option is chosen, ↓
┆19┆┆9b┆┆81┆┄this output indicates whether the ↓
┆19┆┆9b┆┆81┆┄received data is normally addres┄↓
┆19┆┆9b┆┆81┆┄sed to the CPCC or is of Broad┄┄┄↓
┆19┆┆9b┆┆81┆┄cast type (BRC = "high"); other┄↓
┆19┆┆9b┆┆81┆┄wise it remains low.↲
↲
┆b0┆-,RESET ┆f0┆ 22 I ┆84┆A "low" on this input forces the ↓
┆19┆┆9b┆┆81┆┄CPCC into an "Idle" mode. The de┄↓
┆19┆┆9b┆┆81┆┄vice will remain at "Idle" until ↓
┆19┆┆9b┆┆81┆┄a new set of control words is ↓
┆19┆┆9b┆┆81┆┄written into the CPCC to program ↓
┆19┆┆9b┆┆81┆┄its functional defintion. Minimum ↓
┆19┆┆9b┆┆81┆┄RESET pulse width is XtCY (clock ↓
┆19┆┆9b┆┆81┆┄must be running).↲
↲
┆b0┆M/-,S┆f0┆ 23 ┆84┆Master -,Slave mode selection. ↓
┆19┆┆9b┆┆81┆┄This pin determines whether the ↓
┆19┆┆9b┆┆81┆┄CPCC is to be used as a Master or ↓
┆19┆┆9b┆┆81┆┄a Slave device on the circuit li┄↓
┆19┆┆9b┆┆81┆┄ne. The level of this input pin ↓
┆19┆┆9b┆┆81┆┄must not be changed without a re┄↓
┆19┆┆9b┆┆81┆┄initialization of the CPCC.↲
↲
┆b0┆FMDIN ┆f0┆ 24 I ┆84┆Frequence MoDulated INput.↲
┆84┆The NRZ encoded incomming data ↓
┆19┆┆9b┆┄┄from the CIRCUIT II line must be ↓
┆19┆┆9b┆┄┄fed to this input.↲
↲
25 No connection↲
↲
┆b0┆NFMDO┆f0┆ 26 0 ┆84┆Negated Frequence MoDulated Out┄↓
┆19┆┆9b┆┆81┆┄put.↲
┆84┆This output contains the negative ↓
┆19┆┆9b┆┄┄part of the NRZ encoded data to ↓
┆19┆┆9b┆┄┄be transmitted on the CIRCUIT II ↓
┆19┆┆9b┆┄┄line.↲
↲
┆b0┆FMDO┆f0┆ 27 0 Frequence MoDulated Output.↲
┆84┆This output contains the positive ↓
┆19┆┆9b┆┄┄part of the NRZ encoded data to ↓
┆19┆┆9b┆┄┄be transmitted on the CIRCUIT II ↓
┆19┆┆9b┆┄┄line.↲
↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.4 Register Addressing↲
↲
┆a1┆┆e1┆ -,CS -,WR -,RD A┆82┆1 ┆81┆A┆82┆0┆81┆ ↲
┆a1┆┆81┆┆05┆↲
0 0 1 1 0 CPU->Control register a↲
↲
0 0 1 1 1 CPU->Control register b↲
↲
0 0 1 0 1 CPU->Master Tx data register↲
↲
0 0 1 0 0 CPU->Tx data register↲
↲
0 1 0 0 0 Rx data register->CPU↲
┆a1┆↲
┆a1┆┆a1┆┆e1┆ 0 1 0 0 1 Status register->CPU┆05┆↲
┆a1┆╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ↲
↲
↲
┆b0┆┆a1┆2.5 Register Definitions↲
↲
Upon power up the CPCC must be initialized before it is al┄↓
lowed to initiate any communication on the serial bus. This ↓
is done to prohibit the CPCC to answer an unspecified Ad┄┄┄↓
dress and thus violate communication on the bus. ↲
↲
↲
┆b0┆┆a1┆2.5.1 Control Register a↲
↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! !↲
! CCEN ! RXEN ! TXEN ! Device Address !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
This register contains the recognition address of which the ↓
CPCC is to answer.↲
↲
┆b0┆CCEN ┆f0┆ ┆84┆The Communication ENable is the overall enable of the ↓
┆19┆┆87┆┆81┆┄CPCC. When all other registers have been initiated ↓
┆19┆┆87┆┆81┆┄this bit must be set high to enable the CPCC recep┄┄↓
┆19┆┆87┆┆81┆┄tion/transmission on the bus. Upon Reset CCEN is set ↓
┆19┆┆87┆┆81┆┄to 0 (disable).↲
↲
┆b0┆RXEN┆f0┆ ┆84┆Receive is enable/-,disable of the RxRDY output pin ↓
┆19┆┆87┆┆81┆┄to give the ability to chose either polled or inter┄↓
┆19┆┆87┆┆81┆┄rupt mode.↲
↲
┆b0┆TXEN┆f0┆ ┆84┆Transmit ENable is similar to RxEN concerning TXRDY. ↓
┆19┆┆87┆┆81┆┄Since the CIRCUIT II protocol allways requires an an┄↓
┆19┆┆87┆┆81┆┄swer to a poll, the TXEN only concerns the TXEN out┄↓
┆19┆┆87┆┆81┆┄put and not the required "no data" answer provided by ↓
┆19┆┆87┆┆81┆┄the Tx-part.↲
↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.5.2 Control Register b↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! !↲
! BREN ! ER ! STST ! Broadcast Address !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
The b register contains the recognition address at which the ↓
CPCC is not to answer. This Broadcast address can be used by ↓
the master of the bus to transmit messages to several slaves ↓
at a time. ↲
↲
┆b0┆BREN ┆f0┆ ┆84┆is used to determine whether the CPCC is to use this ↓
┆19┆┆87┆┆81┆┄second address recognition or not. ↲
↲
┆b0┆ER ┆f0┆ ┆84┆is a reset bit which resets the content of status re┄↓
┆19┆┆87┆┆81┆┄gister bits FE OE and PE (error codes).↲
↲
┆b0┆STST ┆f0┆┆84┆Self TeST mode if choosen, must be set upon Reset to ↓
┆19┆┆87┆┆81┆┄select this mode. The mode requires no Address since ↓
┆19┆┆87┆┆81┆┄the Re┄ceiver receives the echo of the transmitted da┄↓
┆19┆┆87┆┆81┆┄ta of the CPCC. To use this mode the CPCC with its ↓
┆19┆┆87┆┆81┆┄peripheral drivers must not be attached to any active ↓
┆19┆┆87┆┆81┆┄CIRCUIT II bus.↲
↲
↲
┆b0┆┆a1┆2.5.3 Transmit register↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! !↲
! Tx-data !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
To this register the CPU must write the data to be transmit┄↓
ted on CIRCUIT II. If master mode is chosen this register ↓
must contain the leading byte.↲
↲
↲
┆b0┆┆a1┆2.5.4 Master Transmit Register↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! !↲
! MTx data !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
To this register the CPU must write the data byte to follow ↓
the leading byte if Master mode is chosen.↲
┆b0┆┆a1┆↲
↲
┆b0┆┆a1┆2.5.5 Receive Register↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! ! ↲
! Rx-Data !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
From this register the CPU can read the data received from ↓
CIRCUIT II.↲
↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.5.6 Status Register↲
↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! ! ↲
! X┆82┆1┆81┆ ! X┆82┆0┆81┆ ! FE ! OE ! PE ! BRC !RxRDY !TxRDY !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
┆e1┆┆e1┆┆b0┆RxRDY┆e1┆ ┆f0┆ ┆84┆This bit indicates that the CPCC contains a character ↓
┆19┆┆87┆┆81┆┄that is ready to be input to the CPU.↲
↲
┆a1┆┆e1┆┆b0┆TxRDY┆e1┆┆f0┆ ┆84┆This bit, in the slave mode indicates that the CPCC ↓
┆19┆┆87┆┆81┆┄is ready to accept a data character from the CPU. In ↓
┆19┆┆87┆┆81┆┄the Master mode when this bit is asserted together ↓
┆19┆┆87┆┆81┆┄with TxRDY it indicates that an answer with no data ↓
┆19┆┆87┆┆81┆┄has been received.↲
↲
┆84┆Note that when using the Polled operation, the TxRDY ↓
┆19┆┆87┆┄┄status bit is not masked by Tx Enabled, but will only ↓
┆19┆┆87┆┄┄indicate the Empty/Full Status of the Tx Data input ↓
┆19┆┆87┆┄┄Register.↲
↲
┆a1┆┆e1┆┆b0┆BRC┆e1┆ ┆f0┆ ┆84┆If BRoadCast bit is high it indicates that the broad┄↓
┆19┆┆87┆┆81┆┄cast option has been chosen and that the character in ↓
┆19┆┆87┆┆81┆┄the Receive register is received via the broadcast ↓
┆19┆┆87┆┆81┆┄ad┄dress. The BRC bit is identical to the BRC output ↓
┆19┆┆87┆┆81┆┄pin.↲
↲
┆b0┆┆e1┆PE┆e1┆ ┆b0┆┆f0┆┆84┆The Parity Error flag is set when a parity error is ↓
┆19┆┆87┆┆82┆┄detected. It is reset by the ER bit of the Command ↓
┆19┆┆87┆┆82┆┄Instruction. PE does not inhibit operation of the ↓
┆19┆┆87┆┆82┆┄CPCC but the frame containing the Parity error is ↓
┆19┆┆87┆┆82┆┄lost.↲
↲
┆a1┆┆e1┆┆b0┆OE┆e1┆ ┆f0┆ ┆84┆The Overrun Error flag is set when the CPU does not ↓
┆19┆┆87┆┆81┆┄read a char┄acter before the next one becomes avail┄┄↓
┆19┆┆87┆┆81┆┄able. It is re┄set by the ER bit of the Command In┄┄↓
┆19┆┆87┆┆81┆┄struction. OE does not inhibit operation of the CPCC ↓
┆19┆┆87┆┆81┆┄however, the pre┄viously overrun character is lost.↲
↲
┆b0┆FE┆f0┆ ┆84┆The Framing Error flag is set when a valid Stop bit ↓
┆19┆┆87┆┆81┆┄is not detec┄ted at the end of every character. It is ↓
┆19┆┆87┆┆81┆┄reset by the er bit of the Command Instruction. FE ↓
┆19┆┆87┆┆81┆┄does not inhibit the operation of the CPCC, but the ↓
┆19┆┆87┆┆81┆┄frame containing the framing error is lost.↲
↲
┆b0┆X ,X ┆f0┆These bit contains the values of the don't care bits ↲
┆81┆┆b0┆ 0 1 ┆f0┆ ┆82┆in the Address Header of the protocol, and changes ↲
┆84┆value just prior to RxRDY dependent of the received ↓
┆19┆┆87┆┄┄frame. These bits is identical to the output pins.↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆┆b0┆┆a1┆3. MASTER MODE CONFIGURATION↲
↲
When Master Mode has been selected (M/-,S pin is high) the ↓
CPCC typically has to Run allmost full speed since it has to ↓
support up to 32 slaves and therefore a close correlation to ↓
a CPU will be necessary.↲
↲
↲
┆b0┆┆a1┆3.1 Initializing↲
↲
Since the answers from the slaves contains only a data byte, ↓
the Control registers A and B has only to be initializaed in ↓
the matter of CCEN, TXEN and RxEN. CCEN must be high before ↓
the Address header byte is written to the Tx-register↲
↲
↲
┆b0┆┆a1┆3.2 Running↲
↲
When the CPCC is initialized the Transmission can be star┄↓
ted. To transmit a full frame containing data, the data must ↓
be written into the Master Tx-register prior to the Address ↓
header which is written into the Tx-register. Between 2 and ↓
10 tCY after the Address header has been written to the Tx-↓
register the transmission on the line will begin. The recep┄↓
tion of the answer from the slave is automatically initiated ↓
after the transmission but if a timeout generator to watch ↓
the communication is necessary it has to be implemented ↓
elsewhere (at the CPU). When a proper reception has been ma┄↓
de, the RxRDY is asserted. If the answer contains data, the ↓
TxRDY is left at zero. If there is no data the TxRDY is as┄↓
serted together with the RxRDY and will be cleared by a ↓
writing to the Tx-register.↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆4. SLAVE MODE CONFIGURATION↲
↲
When the Slave Mode has been Selected (M/-,S pin is low) the ↓
CPCC typically runs in a system with many peripherals to be ↓
serviced by the same CPU. Therefore the RxRDY and TxRDY pins ↓
has been implemented to give the ability of making a clean ↓
interrupt interface.↲
↲
↲
┆b0┆┆a1┆4.1 Initializing↲
↲
Prior to operation the Control registers must be initiali┄↓
zed. The STST bit of Control register B must be low and the ↓
BREN must be low unless Broadcast option is chosen (explai┄↓
ned below). If the Control register A is loaded after the B ↓
register, the CCEN may be made high together with the wri┄↓
ting of the device address, RxEN and TxEN, the reception ↓
will be initiated upon CCEN high.↲
↲
↲
┆b0┆┆a1┆4.2 Running↲
↲
When the CPCC is initiated and CCEN is high the Reception is ↓
enabled and upon reception of a frame for the device, the ↓
transmission is initiated either with the previously loaded ↓
data byte or with the "no data" answer. Upon reception of a ↓
valid frame with a data byte the RxRDY is asserted and upon ↓
load of a byte to be transmitted TxRDY is asserted. Both ↓
RxRDY and TxRDY are cleared by the leading edge of read from ↓
the Rx-register and write to the Tx-register respectively.↲
↲
↲
┆b0┆┆a1┆4.3 Broadcast Options↲
↲
If BREN is set to high level during Initialization the ↓
Broadcast Recognition Address too has to be loaded to the ↓
Control register B. If this Broadcast address is recognized ↓
and followed by a data byte during the communication on the ↓
line, RxRDY is asserted together with BRC to indicate that ↓
the data byte has been received via the Broadcast Address. ↓
No Transmission are initiated upon reception of a broadcast ↓
frame.↲
↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆5. SELFTEST MODE CONFIGURATION↲
↲
This Mode have been implemented to gain the ability to have ↓
the CPCC and surrounded circuitry to test it self. To do ↓
this the CPCC must not be attached to any active Circuit II ↓
line since the format of the selftest frames transmitted by ↓
the device under test to the line would violate all other ↓
communication on the line. The selftest function is merely ↓
an echoing of transmitted data via the line transformer to ↓
the Receive buffer of the CPCC. All status informationis ac┄↓
tive during this mode as well as the interrupt generation.↲
↲
↲
┆b0┆┆a1┆5.1 Initializing↲
↲
Since no Address header is necessary, Control register A and ↓
B are only to be initialized in the matter of RxEN, TxEN, ↓
STST (STST="1") and CCEN. M/-,S must be held low.↲
↲
↲
┆b0┆┆a1┆5.2 Running↲
↲
To initiate Communication data must be written to the Tx-re┄↓
gister, but by using TxRDY and RxRDY, running the selftest ↓
will be similar to the Slave mode when only remembering that ↓
nothing is received unless data is written to the Tx-regis┄↓
ter.↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆6. ABSOLUTE MAXIMUM RATINGS↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆7. DC CHARACTERISTICS↲
↲
T.B.D.↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆8. AC CHARACTERISTICS↲
↲
T.B.D.↲
════════════════════════════════════════════════════════════════════════
↓
↲
┆1a┆┆1a┆de, the RxRDY
0x0000…0020 (0,) 00 00 00 00 00 00 00 00 3a 03 06 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 0c 4e 00 00 00 ┆ : N ┆
0x0020…0040 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 ┆ ┆
0x0040…0047 00 00 00 00 00 00 00 ┆ ┆
0x0047…0080 Params {
0x0047…0080 04 00 2d 4c 0a 00 05 00 00 00 00 02 01 3c 31 40 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 ┆ -L <1@ ┆
0x0047…0080 00 00 00 00 00 00 00 00 05 0a 0f 19 23 2d 37 41 4b 55 5f 69 73 7d 87 ff 04 ┆ #-7AKU_iså ┆
0x0047…0080 }
0x0080…00a0 06 69 0d 0a 0d 0a b0 a1 54 41 42 4c 45 20 4f 46 20 43 4f 4e 54 45 4e 54 53 05 50 41 47 45 0d 0a ┆ i TABLE OF CONTENTS PAGE ┆
0x00a0…00c0 0d 0a 31 2e 20 49 4e 54 52 4f 44 55 43 54 49 4f 4e 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ 1. INTRODUCTION ..............┆
0x00c0…00e0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 31 0d 0a ┆......................... 1 ┆
0x00e0…0100 0d 0a 32 2e 20 46 55 4e 43 54 49 4f 4e 41 4c 20 44 45 53 43 52 49 50 54 49 4f 4e 20 2e 2e 2e 2e ┆ 2. FUNCTIONAL DESCRIPTION ....┆
0x0100…0120 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 32 0d 0a ┆......................... 2 ┆
0x0120…0140 20 20 20 32 2e 31 20 42 6c 6f 63 6b 20 44 69 61 67 72 61 6d 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ 2.1 Block Diagram ...........┆
0x0140…0160 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 32 0d 0a 20 20 ┆....................... 2 ┆
0x0160…0180 20 32 2e 32 20 50 69 6e 20 4f 75 74 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ 2.2 Pin Out ...................┆
0x0180…01a0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 33 0d 0a 20 20 20 32 ┆..................... 3 2┆
0x01a0…01c0 2e 33 20 50 69 6e 20 44 65 73 69 67 6e 61 74 69 6f 6e 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆.3 Pin Designation .............┆
0x01c0…01e0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 34 0d 0a 20 20 20 32 2e 34 ┆................... 4 2.4┆
0x01e0…0200 20 52 65 67 69 73 74 65 72 20 41 64 64 72 65 73 73 69 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ Register Addressing ...........┆
0x0200…0220 (1,) 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 37 0d 0a 20 20 20 32 2e 35 20 52 ┆................. 7 2.5 R┆
0x0220…0240 65 67 69 73 74 65 72 20 44 65 66 69 6e 69 74 69 6f 6e 73 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆egister Definitions ............┆
0x0240…0260 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 37 0d 0a 20 20 20 20 20 20 20 32 2e 35 ┆............... 7 2.5┆
0x0260…0280 2e 31 20 43 6f 6e 74 72 6f 6c 20 52 65 67 69 73 74 65 72 20 61 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆.1 Control Register a ..........┆
0x0280…02a0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 37 0d 0a 20 20 20 20 20 20 20 32 2e 35 2e 32 ┆............. 7 2.5.2┆
0x02a0…02c0 20 43 6f 6e 74 72 6f 6c 20 52 65 67 69 73 74 65 72 20 62 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ Control Register b ............┆
0x02c0…02e0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 38 0d 0a 20 20 20 20 20 20 20 32 2e 35 2e 33 20 54 ┆........... 8 2.5.3 T┆
0x02e0…0300 72 61 6e 73 6d 69 74 20 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ransmit Register ...............┆
0x0300…0320 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 38 0d 0a 20 20 20 20 20 20 20 32 2e 35 2e 34 20 4d 61 73 ┆......... 8 2.5.4 Mas┆
0x0320…0340 74 65 72 20 54 72 61 6e 73 6d 69 74 20 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ter Transmit Register ..........┆
0x0340…0360 2e 2e 2e 2e 2e 2e 2e 20 20 20 20 38 0d 0a 20 20 20 20 20 20 20 32 2e 35 2e 35 20 52 65 63 65 69 ┆....... 8 2.5.5 Recei┆
0x0360…0380 76 65 20 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ve Register ....................┆
0x0380…03a0 2e 2e 2e 2e 2e 20 20 20 20 38 0d 0a 20 20 20 20 20 20 20 32 2e 35 2e 36 20 53 74 61 74 75 73 20 ┆..... 8 2.5.6 Status ┆
0x03a0…03c0 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆Register .......................┆
0x03c0…03e0 2e 2e 2e 20 20 20 20 39 0d 0a 0d 0a 33 2e 20 4d 41 53 54 45 52 20 4d 4f 44 45 20 43 4f 4e 46 49 ┆... 9 3. MASTER MODE CONFI┆
0x03e0…0400 47 55 52 41 54 49 4f 4e 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆GURATION .......................┆
0x0400…0420 (2,) 2e 2e 2e 20 20 20 31 30 0d 0a 20 20 20 33 2e 31 20 49 6e 69 74 69 61 6c 69 7a 69 6e 67 20 2e 2e ┆... 10 3.1 Initializing ..┆
0x0420…0440 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆................................┆
0x0440…0460 2e 20 20 20 31 30 0d 0a 20 20 20 33 2e 32 20 52 75 6e 6e 69 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆. 10 3.2 Running .........┆
0x0460…0480 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 ┆............................... ┆
0x0480…04a0 20 20 31 30 0d 0a 0d 0a 34 2e 20 53 4c 41 56 45 20 4d 4f 44 45 20 43 4f 4e 46 49 47 55 52 41 54 ┆ 10 4. SLAVE MODE CONFIGURAT┆
0x04a0…04c0 49 4f 4e 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 ┆ION ........................... ┆
0x04c0…04e0 20 20 31 31 0d 0a 20 20 20 34 2e 31 20 49 6e 69 74 69 61 6c 69 7a 69 6e 67 20 2e 2e 2e 2e 2e 2e ┆ 11 4.1 Initializing ......┆
0x04e0…0500 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 ┆............................. ┆
0x0500…0520 31 31 0d 0a 20 20 20 34 2e 32 20 52 75 6e 6e 69 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆11 4.2 Running .............┆
0x0520…0540 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 31 ┆........................... 11┆
0x0540…0560 0d 0a 20 20 20 34 2e 33 20 42 72 6f 61 64 63 61 73 74 20 4f 70 74 69 6f 6e 73 20 2e 2e 2e 2e 2e ┆ 4.3 Broadcast Options .....┆
0x0560…0580 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 31 0d 0a ┆......................... 11 ┆
0x0580…05a0 0d 0a 35 2e 20 53 45 4c 46 54 45 53 54 20 4d 4f 44 45 20 43 4f 4e 46 49 47 55 52 41 54 49 4f 4e ┆ 5. SELFTEST MODE CONFIGURATION┆
0x05a0…05c0 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 32 0d 0a ┆ ........................ 12 ┆
0x05c0…05e0 20 20 20 35 2e 31 20 49 6e 69 74 69 61 6c 69 7a 69 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ 5.1 Initializing ............┆
0x05e0…0600 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 32 0d 0a 20 20 ┆....................... 12 ┆
0x0600…0620 (3,) 20 35 2e 32 20 52 75 6e 6e 69 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ 5.2 Running ...................┆
0x0620…0640 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 32 0d 0a 0d 0a 36 2e ┆..................... 12 6.┆
0x0640…0660 20 41 42 53 4f 4c 55 54 45 20 4d 41 58 49 4d 55 4d 20 52 41 54 49 4e 47 53 20 2e 2e 2e 2e 2e 2e ┆ ABSOLUTE MAXIMUM RATINGS ......┆
0x0660…0680 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 33 0d 0a 0d 0a 37 2e ┆..................... 13 7.┆
0x0680…06a0 20 44 43 20 43 48 41 52 41 43 54 45 52 49 53 54 49 43 53 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ DC CHARACTERISTICS ............┆
0x06a0…06c0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 34 0d 0a 0d 0a 38 2e ┆..................... 14 8.┆
0x06c0…06e0 20 41 43 20 43 48 41 52 41 43 54 45 52 49 53 54 49 43 53 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ AC CHARACTERISTICS ............┆
0x06e0…06fc 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 31 35 0d 0a ┆..................... 15 ┆
0x06fc…06ff FormFeed {
0x06fc…06ff 0c 82 cd ┆ ┆
0x06fc…06ff }
0x06ff…0700 0a ┆ ┆
0x0700…0707 06 69 69 0d 0a 0d 0a ┆ ii ┆
0x0707…070a FormFeed {
0x0707…070a 0c 80 92 ┆ ┆
0x0707…070a }
0x070a…0720 0a 14 b3 06 0b 0d 0a 0d 0a b0 a1 31 2e 20 49 4e 54 52 4f 44 55 43 ┆ 1. INTRODUC┆
0x0720…0740 54 49 4f 4e 0d 0a 0d 0a 54 68 65 20 43 69 72 63 75 69 74 20 49 49 20 50 72 6f 74 6f 63 6f 6c 20 ┆TION The Circuit II Protocol ┆
0x0740…0760 43 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 73 20 43 6f 6e 74 72 6f 6c 6c 65 72 20 28 43 50 43 43 29 ┆Communications Controller (CPCC)┆
0x0760…0780 20 69 73 20 0a 6d 61 64 65 20 61 73 20 61 20 70 65 72 69 70 68 65 72 61 6c 20 64 65 76 69 63 65 ┆ is made as a peripheral device┆
0x0780…07a0 20 74 6f 20 69 6e 74 65 72 66 61 63 65 20 62 65 80 74 77 65 65 6e 20 61 20 43 50 55 20 61 6e 64 ┆ to interface be tween a CPU and┆
0x07a0…07c0 20 0a 74 68 65 20 43 49 52 43 55 49 54 20 49 49 20 70 72 6f 74 6f 63 6f 6c 20 64 65 76 65 6c 6f ┆ the CIRCUIT II protocol develo┆
0x07c0…07e0 70 65 64 20 62 79 20 52 43 2e 20 54 68 69 73 20 63 68 61 72 61 63 74 65 72 20 0a 6f 72 69 65 6e ┆ped by RC. This character orien┆
0x07e0…0800 74 65 64 20 70 72 6f 74 6f 63 6f 6c 20 69 73 20 62 61 73 65 64 20 6f 6e 20 61 20 70 6f 6c 6c 69 ┆ted protocol is based on a polli┆
0x0800…0820 (4,) 6e 67 20 6d 61 73 80 74 65 72 20 61 6e 64 20 75 70 20 74 6f 20 33 32 20 0a 73 6c 61 76 65 73 20 ┆ng mas ter and up to 32 slaves ┆
0x0820…0840 77 69 74 68 20 74 68 65 20 64 61 74 61 20 74 72 61 6e 73 66 65 72 20 6f 6e 6c 79 20 62 65 74 77 ┆with the data transfer only betw┆
0x0840…0860 65 65 6e 20 74 68 65 20 4d 61 73 80 74 65 72 20 61 6e 64 20 0a 6f 6e 65 20 53 6c 61 76 65 20 64 ┆een the Mas ter and one Slave d┆
0x0860…0880 65 76 69 63 65 20 61 74 20 61 20 74 69 6d 65 2e 20 49 6e 20 74 68 65 20 43 50 43 43 20 68 6f 77 ┆evice at a time. In the CPCC how┆
0x0880…08a0 80 65 76 65 72 20 61 20 42 72 6f 61 64 63 61 73 74 20 0a 6f 70 74 69 6f 6e 20 69 73 20 69 6d 70 ┆ ever a Broadcast option is imp┆
0x08a0…08c0 6c 65 6d 65 6e 74 65 64 20 74 6f 20 6d 61 6b 65 20 69 74 20 70 6f 73 73 69 62 6c 65 20 66 6f 72 ┆lemented to make it possible for┆
0x08c0…08e0 20 74 68 65 20 4d 61 73 74 65 72 20 74 6f 20 0a 74 72 61 6e 73 66 65 72 20 64 61 74 61 20 74 6f ┆ the Master to transfer data to┆
0x08e0…0900 20 73 65 76 65 72 61 6c 20 53 6c 61 76 65 73 20 73 69 6d 75 6c 74 61 6e 80 6f 75 73 6c 79 2e 0d ┆ several Slaves simultan ously. ┆
0x0900…0920 0a 0d 0a 41 20 73 65 6c 66 74 65 73 74 20 6f 70 74 69 6f 6e 20 69 73 20 69 6d 70 6c 65 6d 65 6e ┆ A selftest option is implemen┆
0x0920…0940 74 65 64 20 74 6f 20 6d 61 6b 65 20 69 74 20 70 6f 73 73 69 62 6c 65 20 74 6f 20 74 65 73 74 20 ┆ted to make it possible to test ┆
0x0940…0960 0a 74 68 65 20 65 6e 74 69 72 65 20 69 6e 74 65 72 66 61 63 65 20 63 69 72 63 75 69 74 20 62 79 ┆ the entire interface circuit by┆
0x0960…0980 20 65 63 68 6f 69 6e 67 20 74 72 61 6e 73 6d 69 74 74 65 64 20 64 61 74 61 20 76 69 61 20 0a 74 ┆ echoing transmitted data via t┆
0x0980…09a0 68 65 20 64 72 69 76 69 6e 67 20 74 72 61 6e 73 66 6f 72 6d 65 72 20 69 6e 74 6f 20 74 68 65 20 ┆he driving transformer into the ┆
0x09a0…09c0 72 65 63 65 69 76 65 72 2e 0d 0a 0d 0a 54 68 65 20 43 50 43 43 20 69 73 20 69 6d 70 6c 65 6d 65 ┆receiver. The CPCC is impleme┆
0x09c0…09e0 6e 74 65 64 20 69 6e 20 61 6e 20 31 31 31 36 20 67 61 74 65 20 53 68 72 69 6e 6b 65 64 20 48 69 ┆nted in an 1116 gate Shrinked Hi┆
0x09e0…0a00 67 68 20 53 70 65 65 64 20 0a 43 4d 4f 53 20 41 72 72 61 79 20 66 72 6f 6d 20 50 68 69 6c 69 70 ┆gh Speed CMOS Array from Philip┆
0x0a00…0a20 (5,) 73 20 61 6e 64 20 69 73 20 69 6e 2d 20 61 6e 64 20 6f 75 74 70 75 74 20 63 6f 6d 70 61 74 69 62 ┆s and is in- and output compatib┆
0x0a20…0a3a 6c 65 20 74 6f 20 0a 48 43 2f 48 43 54 20 6c 6f 67 69 63 2e 0d 0a 0d 0a 0d 0a ┆le to HC/HCT logic. ┆
0x0a3a…0a3d FormFeed {
0x0a3a…0a3d 0c 81 bd ┆ ┆
0x0a3a…0a3d }
0x0a3d…0a40 0a 0d 0a ┆ ┆
0x0a40…0a60 b0 a1 32 2e 20 46 55 4e 43 54 49 4f 4e 41 4c 20 44 45 53 43 52 49 50 54 49 4f 4e 0d 0a 0d 0a b0 ┆ 2. FUNCTIONAL DESCRIPTION ┆
0x0a60…0a76 a1 32 2e 31 20 42 6c 6f 63 6b 20 44 69 61 67 72 61 6d 0d 0a 0d 0a ┆ 2.1 Block Diagram ┆
0x0a76…0a79 FormFeed {
0x0a76…0a79 0c 80 ad ┆ ┆
0x0a76…0a79 }
0x0a79…0a80 0a b0 a1 32 2e 32 20 ┆ 2.2 ┆
0x0a80…0a8b 50 69 6e 20 4f 75 74 0d 0a 0d 0a ┆Pin Out ┆
0x0a8b…0a8e FormFeed {
0x0a8b…0a8e 0c 80 92 ┆ ┆
0x0a8b…0a8e }
0x0a8e…0aa0 0a b0 a1 32 2e 33 20 50 69 6e 20 44 65 73 69 67 6e 61 ┆ 2.3 Pin Designa┆
0x0aa0…0ac0 74 69 6f 6e 0d 0a 0d 0a a1 4d 6e 65 6d 6f 6e 69 63 20 20 20 50 69 6e 20 6e 6f 20 20 20 54 79 70 ┆tion Mnemonic Pin no Typ┆
0x0ac0…0ae0 65 20 20 20 4e 61 6d 65 20 61 6e 64 20 46 75 6e 63 74 69 6f 6e 05 0d 0a 0d 0a b0 44 30 2e 2e 44 ┆e Name and Function D0..D┆
0x0ae0…0b00 37 f0 20 20 20 20 20 31 2d 38 20 20 20 20 20 20 49 2f 4f 20 20 20 20 84 54 68 69 73 20 33 2d 73 ┆7 1-8 I/O This 3-s┆
0x0b00…0b20 74 61 74 65 20 62 69 64 69 72 65 63 74 69 6f 6e 61 6c 20 38 20 62 69 74 20 0a 19 9b 81 80 62 75 ┆tate bidirectional 8 bit bu┆
0x0b20…0b40 66 66 65 72 20 69 73 20 75 73 65 64 20 74 6f 20 69 6e 74 65 72 66 61 63 65 20 74 6f 20 0a 19 9b ┆ffer is used to interface to ┆
0x0b40…0b60 81 80 74 68 65 20 43 6f 6e 74 72 6f 6c 2d 2c 20 44 61 74 61 2d 20 61 6e 64 20 53 74 61 74 75 73 ┆ the Control-, Data- and Status┆
0x0b60…0b80 72 65 80 80 0a 19 9b 81 80 67 69 73 74 65 72 2e 0d 0a 0d 0a b0 2d 2c 52 44 f0 20 20 20 20 20 20 ┆re gister. -,RD ┆
0x0b80…0ba0 20 39 20 20 20 20 20 20 20 20 49 20 20 20 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 ┆ 9 I A "low" on thi┆
0x0ba0…0bc0 73 20 69 6e 70 75 74 20 69 6e 66 6f 72 6d 73 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 20 74 68 ┆s input informs the CPCC th┆
0x0bc0…0be0 61 74 20 74 68 65 20 43 50 55 20 69 73 20 72 65 61 64 69 6e 67 20 64 61 74 61 20 0a 19 9b 81 80 ┆at the CPU is reading data ┆
0x0be0…0c00 6f 72 20 73 74 61 74 75 73 20 69 6e 66 6f 72 6d 61 74 69 6f 6e 73 20 66 72 6f 6d 20 74 68 65 20 ┆or status informations from the ┆
0x0c00…0c20 (6,) 0a 19 9b 81 80 43 50 43 43 2e 0d 0a 0d 0a b0 2d 2c 57 52 f0 20 20 20 20 20 20 20 31 30 20 20 20 ┆ CPCC. -,WR 10 ┆
0x0c20…0c40 20 20 20 20 49 20 20 20 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 75 ┆ I A "low" on this inpu┆
0x0c40…0c60 74 20 69 6e 66 6f 72 6d 73 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 20 74 68 61 74 20 74 68 65 ┆t informs the CPCC that the┆
0x0c60…0c80 20 43 50 55 20 69 73 20 77 72 69 74 69 6e 67 20 43 6f 6e 80 0a 19 9b 81 80 74 72 6f 6c 20 6f 72 ┆ CPU is writing Con trol or┆
0x0c80…0ca0 20 44 61 74 61 20 69 6e 66 6f 72 6d 61 74 69 6f 6e 73 20 74 6f 20 74 68 65 20 0a 19 9b 81 80 43 ┆ Data informations to the C┆
0x0ca0…0cc0 50 43 43 2e 0d 0a 0d 0a b0 2d 2c 43 53 f0 20 20 20 20 20 20 20 31 31 20 20 20 20 20 20 20 49 20 ┆PCC. -,CS 11 I ┆
0x0cc0…0ce0 20 20 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 75 74 20 73 65 6c 65 ┆ A "low" on this input sele┆
0x0ce0…0d00 63 74 73 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 2e 20 4e 6f 20 72 65 61 64 69 6e 67 20 6f 72 ┆cts the CPCC. No reading or┆
0x0d00…0d20 20 77 72 69 74 69 6e 67 20 77 69 6c 6c 20 0a 19 9b 81 80 6f 63 63 75 72 20 75 6e 6c 65 73 73 20 ┆ writing will occur unless ┆
0x0d20…0d40 74 68 65 20 64 65 76 69 63 65 20 69 73 20 73 65 6c 65 63 80 0a 19 9b 81 80 74 65 64 2e 20 57 68 ┆the device is selec ted. Wh┆
0x0d40…0d60 65 6e 20 2d 2c 43 53 20 69 73 20 68 69 67 68 2c 20 74 68 65 20 44 61 74 61 20 0a 19 9b 81 80 62 ┆en -,CS is high, the Data b┆
0x0d60…0d80 75 73 20 63 6f 6e 64 69 74 69 6f 6e 20 77 69 6c 6c 20 68 61 76 65 20 6e 6f 20 65 66 66 65 63 74 ┆us condition will have no effect┆
0x0d80…0da0 20 0a 19 9b 81 80 6f 6e 20 74 68 65 20 63 68 69 70 2e 0d 0a 0d 0a b0 41 30 2e 2e 41 31 f0 20 20 ┆ on the chip. A0..A1 ┆
0x0da0…0dc0 20 20 20 31 32 2c 31 33 20 20 20 20 49 20 20 20 20 20 20 84 54 68 65 73 65 20 69 6e 70 75 74 73 ┆ 12,13 I These inputs┆
0x0dc0…0de0 20 69 6e 20 63 6f 6e 6a 75 6e 63 74 69 6f 6e 20 77 69 74 68 20 0a 19 9b 81 80 74 68 65 20 2d 2c ┆ in conjunction with the -,┆
0x0de0…0e00 52 44 20 61 6e 64 20 2d 2c 57 52 20 69 6e 70 75 74 73 2c 20 69 6e 66 6f 72 6d 73 20 0a 19 9b 81 ┆RD and -,WR inputs, informs ┆
0x0e00…0e20 (7,) 80 74 68 65 20 43 50 43 43 20 74 68 61 74 20 74 68 65 20 77 6f 72 64 20 6f 6e 20 74 68 65 20 64 ┆ the CPCC that the word on the d┆
0x0e20…0e40 61 80 0a 19 9b 81 80 74 61 20 62 75 73 20 69 73 20 65 69 74 68 65 72 20 63 6f 6e 74 72 6f 6c 20 ┆a ta bus is either control ┆
0x0e40…0e60 64 61 74 61 20 6f 72 20 0a 19 9b 81 80 53 74 61 74 75 73 20 69 6e 66 6f 72 6d 61 74 69 6f 6e 2e ┆data or Status information.┆
0x0e60…0e80 0d 0a 0d 0a b0 47 6e 64 20 f0 20 20 20 20 20 20 20 31 34 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ Gnd 14 ┆
0x0e80…0ea0 20 84 47 72 6f 75 6e 64 3a 20 30 56 20 72 65 66 65 72 65 6e 63 65 0d 0a 0d 0a b0 58 54 41 4c 32 ┆ Ground: 0V reference XTAL2┆
0x0ea0…0ec0 2c f0 20 20 20 20 20 31 35 2c 31 36 20 20 20 20 20 20 20 20 20 20 20 58 54 41 4c 31 20 61 6e 64 ┆, 15,16 XTAL1 and┆
0x0ec0…0ee0 20 58 54 41 4c 32 20 61 72 65 20 74 68 65 20 6f 75 74 70 75 74 20 0d 0a 19 80 81 80 b0 58 54 41 ┆ XTAL2 are the output XTA┆
0x0ee0…0f00 4c 31 f0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 61 6e 64 20 69 6e ┆L1 and in┆
0x0f00…0f20 70 75 74 20 72 65 73 70 65 63 74 69 76 65 6c 79 20 6f 66 20 61 6e 20 69 6e 80 0a 19 9b 82 80 76 ┆put respectively of an in v┆
0x0f20…0f40 65 72 74 69 6e 67 20 61 6d 70 6c 69 66 69 65 72 20 77 68 69 63 68 20 69 73 20 69 6e 74 65 6e 80 ┆erting amplifier which is inten ┆
0x0f40…0f60 0a 19 9b 82 80 64 65 64 20 66 6f 72 20 75 73 65 20 61 73 20 61 20 63 72 79 73 74 61 6c 20 6f 73 ┆ ded for use as a crystal os┆
0x0f60…0f80 63 69 6c 6c 61 80 0a 19 9b 82 80 74 6f 72 2e 20 54 6f 20 64 72 69 76 65 20 74 68 65 20 43 50 43 ┆cilla tor. To drive the CPC┆
0x0f80…0fa0 43 20 77 69 74 68 20 61 6e 20 0a 19 9b 82 80 65 78 74 65 72 6e 61 6c 20 6f 73 63 69 6c 6c 61 74 ┆C with an external oscillat┆
0x0fa0…0fc0 6f 72 20 58 54 41 4c 31 20 6d 75 73 74 20 62 65 20 0a 19 9b 82 80 75 73 65 64 20 61 73 20 69 6e ┆or XTAL1 must be used as in┆
0x0fc0…0fe0 70 75 74 20 77 68 69 6c 65 20 58 54 41 4c 32 20 6d 75 73 74 20 62 65 20 0a 19 9b 82 80 6c 65 66 ┆put while XTAL2 must be lef┆
0x0fe0…1000 74 20 6f 70 65 6e 2e 0d 0a 0d 0a b0 54 78 52 44 59 20 f0 20 20 20 20 20 31 37 20 20 20 20 20 20 ┆t open. TxRDY 17 ┆
0x1000…1020 (8,) 20 30 20 20 20 20 20 20 84 54 72 61 6e 73 6d 69 74 74 65 72 20 52 65 61 64 79 2e 0d 0a 20 20 20 ┆ 0 Transmitter Ready. ┆
0x1020…1040 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 49 6e 20 53 6c 61 76 ┆ In Slav┆
0x1040…1060 65 20 6d 6f 64 65 20 74 68 69 73 20 6f 75 74 70 75 74 20 73 69 67 6e 61 6c 73 20 0a 19 9b 80 80 ┆e mode this output signals ┆
0x1060…1080 74 68 65 20 43 50 55 20 74 68 61 74 20 74 68 65 20 74 72 61 6e 73 6d 69 74 74 65 72 20 69 73 20 ┆the CPU that the transmitter is ┆
0x1080…10a0 0a 19 9b 80 80 72 65 61 64 79 20 74 6f 20 61 63 80 80 63 65 70 74 20 61 20 64 61 74 61 20 63 68 ┆ ready to ac cept a data ch┆
0x10a0…10ab 61 72 61 63 74 65 72 2e 20 0d 0a ┆aracter. ┆
0x10ab…10ae FormFeed {
0x10ab…10ae 0c 83 a7 ┆ ┆
0x10ab…10ae }
0x10ae…10c0 0a a1 4d 6e 65 6d 6f 6e 69 63 20 20 20 50 69 6e 20 6e ┆ Mnemonic Pin n┆
0x10c0…10e0 6f 20 20 20 54 79 70 65 20 20 20 4e 61 6d 65 20 61 6e 64 20 46 75 6e 63 74 69 6f 6e 05 0d 0a 0d ┆o Type Name and Function ┆
0x10e0…1100 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 68 65 ┆ The┆
0x1100…1120 20 54 78 52 44 59 20 6f 75 74 70 75 74 20 70 69 6e 20 63 61 6e 20 62 65 20 75 73 65 64 20 0a 19 ┆ TxRDY output pin can be used ┆
0x1120…1140 9b 80 80 61 73 20 61 6e 20 69 6e 2d 74 65 72 72 75 70 74 20 74 6f 20 74 68 65 20 73 79 73 74 65 ┆ as an in-terrupt to the syste┆
0x1140…1160 6d 20 0a 19 9b 80 80 6f 72 2c 20 66 6f 72 20 50 6f 6c 6c 65 64 20 6f 70 65 72 61 74 69 6f 6e 2c ┆m or, for Polled operation,┆
0x1160…1180 20 74 68 65 20 43 50 55 20 0a 19 9b 80 80 63 61 6e 20 63 68 65 63 6b 20 54 78 52 44 59 20 75 73 ┆ the CPU can check TxRDY us┆
0x1180…11a0 69 6e 67 20 61 20 53 74 61 74 75 73 20 0a 19 9b 80 80 52 65 61 64 20 6f 70 65 72 61 74 69 6f 6e ┆ing a Status Read operation┆
0x11a0…11c0 2e 20 54 78 52 44 59 20 69 73 20 61 75 74 6f 6d 61 80 0a 19 9b 80 80 74 69 63 61 6c 6c 79 20 72 ┆. TxRDY is automa tically r┆
0x11c0…11e0 65 73 65 74 20 62 79 20 74 68 65 20 6c 65 61 64 69 6e 67 20 65 64 67 65 20 0a 19 9b 80 80 6f 66 ┆eset by the leading edge of┆
0x11e0…1200 20 57 52 20 77 68 65 6e 20 61 20 64 61 74 61 20 63 68 61 72 61 63 74 65 72 20 69 73 20 0a 19 9b ┆ WR when a data character is ┆
0x1200…1220 (9,) 80 80 6c 6f 61 64 65 64 20 66 72 6f 6d 20 74 68 65 20 43 50 55 2e 20 54 68 65 20 54 78 52 44 59 ┆ loaded from the CPU. The TxRDY┆
0x1220…1240 20 0a 19 9b 80 80 6f 75 74 70 75 74 20 70 69 6e 20 69 73 20 6d 61 73 6b 65 64 20 62 79 20 74 68 ┆ output pin is masked by th┆
0x1240…1260 65 20 54 78 45 4e 20 0a 19 9b 80 80 63 6f 6e 74 72 6f 6c 20 62 69 74 2e 20 0d 0a 0d 0a 20 20 20 ┆e TxEN control bit. ┆
0x1260…1280 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 49 6e 20 4d 61 73 74 ┆ In Mast┆
0x1280…12a0 65 72 20 6d 6f 64 65 20 69 66 20 74 68 69 73 20 70 69 6e 20 69 73 20 0a 19 9b 80 80 61 73 73 65 ┆er mode if this pin is asse┆
0x12a0…12c0 72 74 65 64 20 74 6f 67 65 74 68 65 72 20 77 69 74 68 20 74 68 65 20 54 78 52 44 59 20 0a 19 9b ┆rted together with the TxRDY ┆
0x12c0…12e0 80 80 70 69 6e 20 69 74 20 69 6e 64 69 63 61 74 65 73 20 74 68 61 74 20 61 20 70 72 6f 70 65 72 ┆ pin it indicates that a proper┆
0x12e0…1300 20 0a 19 9b 80 80 61 6e 73 77 65 72 20 77 69 74 68 20 6e 6f 20 64 61 74 61 20 68 61 73 20 62 65 ┆ answer with no data has be┆
0x1300…1320 65 6e 20 0a 19 9b 80 80 72 65 63 65 69 76 65 64 2e 0d 0a 0d 0a b0 52 78 52 44 59 20 f0 20 20 20 ┆en received. RxRDY ┆
0x1320…1340 20 20 31 38 20 20 20 20 20 20 20 30 20 20 20 20 20 20 52 65 63 65 69 76 65 72 20 52 65 61 64 79 ┆ 18 0 Receiver Ready┆
0x1340…1360 2e 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 ┆. T┆
0x1360…1380 68 69 73 20 6f 75 74 70 75 74 20 69 6e 64 69 63 61 74 65 73 20 74 68 61 74 20 74 68 65 20 0a 19 ┆his output indicates that the ┆
0x1380…13a0 9b 80 80 43 50 43 43 20 63 6f 6e 74 61 69 6e 73 20 61 20 63 68 61 72 61 63 74 65 72 20 74 68 61 ┆ CPCC contains a character tha┆
0x13a0…13c0 74 20 69 73 20 0a 19 9b 80 80 72 65 61 64 79 20 74 6f 20 62 65 20 69 6e 70 75 74 20 74 6f 20 74 ┆t is ready to be input to t┆
0x13c0…13e0 68 65 20 43 50 55 2e 20 0a 19 9b 80 80 52 78 52 44 59 20 63 61 6e 20 62 65 20 63 6f 6e 6e 65 63 ┆he CPU. RxRDY can be connec┆
0x13e0…1400 74 65 64 20 74 6f 20 74 68 65 20 69 6e 80 0a 19 9b 80 80 74 65 72 72 75 70 74 20 73 74 72 75 63 ┆ted to the in terrupt struc┆
0x1400…1420 (10,) 74 75 72 65 20 6f 66 20 74 68 65 20 43 50 55 20 6f 72 2c 20 0a 19 9b 80 80 66 6f 72 20 50 6f 6c ┆ture of the CPU or, for Pol┆
0x1420…1440 6c 65 64 20 6f 70 65 72 61 74 69 6f 6e 2c 20 74 68 65 20 43 50 55 20 63 61 6e 20 0a 19 9b 80 80 ┆led operation, the CPU can ┆
0x1440…1460 63 68 65 63 6b 20 74 68 65 20 63 6f 6e 64 69 74 69 6f 6e 20 6f 66 20 52 78 52 44 59 20 0a 19 9b ┆check the condition of RxRDY ┆
0x1460…1480 80 80 75 73 69 6e 67 20 61 20 53 74 61 74 75 73 20 52 65 61 64 20 6f 70 65 72 61 74 69 6f 6e 2e ┆ using a Status Read operation.┆
0x1480…14a0 20 0a 19 9b 80 80 52 78 52 44 59 20 69 73 20 61 75 74 6f 6d 61 74 69 63 61 6c 6c 79 20 72 65 73 ┆ RxRDY is automatically res┆
0x14a0…14c0 65 74 20 62 79 20 0a 19 9b 80 80 74 68 65 20 6c 65 61 64 69 6e 67 20 65 64 67 65 20 6f 66 20 52 ┆et by the leading edge of R┆
0x14c0…14e0 44 2e 20 54 68 65 20 52 78 52 44 59 20 0a 19 9b 80 80 6f 75 74 70 75 74 20 70 69 6e 20 69 73 20 ┆D. The RxRDY output pin is ┆
0x14e0…1500 6d 61 73 6b 65 64 20 62 79 20 74 68 65 20 52 78 45 4e 20 0a 19 9b 80 80 63 6f 6e 74 72 6f 6c 20 ┆masked by the RxEN control ┆
0x1500…1520 62 69 74 2e 0d 0a 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆bit. ┆
0x1520…1540 20 20 20 84 46 61 69 6c 75 72 65 20 74 6f 20 72 65 61 64 20 74 68 65 20 72 65 63 65 69 76 65 64 ┆ Failure to read the received┆
0x1540…1560 20 0a 19 9b 80 80 63 68 61 72 61 63 74 65 72 20 66 72 6f 6d 20 74 68 65 20 52 78 20 44 61 74 61 ┆ character from the Rx Data┆
0x1560…1580 20 4f 75 74 70 75 74 20 0a 19 9b 80 80 52 65 67 69 73 74 65 72 20 70 72 69 6f 72 20 74 6f 20 74 ┆ Output Register prior to t┆
0x1580…15a0 68 65 20 61 73 73 65 6d 62 6c 79 20 6f 66 20 0a 19 9b 80 80 74 68 65 20 6e 65 78 74 20 52 78 20 ┆he assembly of the next Rx ┆
0x15a0…15c0 44 61 74 61 20 63 68 61 72 61 63 74 65 72 20 77 69 6c 6c 20 0a 19 9b 80 80 73 65 74 20 6f 76 65 ┆Data character will set ove┆
0x15c0…15e0 72 72 75 6e 20 63 6f 6e 64 69 74 69 6f 6e 20 65 72 72 6f 72 20 61 6e 64 20 0a 19 9b 80 80 74 68 ┆rrun condition error and th┆
0x15e0…1600 65 20 70 72 65 76 69 6f 75 73 20 63 68 61 72 61 63 74 65 72 20 77 69 6c 6c 20 62 65 20 0a 19 9b ┆e previous character will be ┆
0x1600…1620 (11,) 80 80 77 72 69 74 74 65 6e 20 6f 76 65 72 20 61 6e 64 20 6c 6f 73 74 2e 20 49 66 20 74 68 65 20 ┆ written over and lost. If the ┆
0x1620…1640 52 78 20 0a 19 9b 80 80 44 61 74 61 20 69 73 20 62 65 69 6e 67 20 72 65 61 64 20 62 79 20 74 68 ┆Rx Data is being read by th┆
0x1640…1660 65 20 43 50 55 20 0a 19 9b 80 80 77 68 65 6e 20 74 68 65 20 69 6e 74 65 72 6e 61 6c 20 74 72 61 ┆e CPU when the internal tra┆
0x1660…1680 6e 73 66 65 72 20 69 73 20 6f 63 80 0a 19 9b 80 80 63 75 72 69 6e 67 2c 20 6f 76 65 72 72 75 6e ┆nsfer is oc curing, overrun┆
0x1680…16a0 20 65 72 72 6f 72 20 77 69 6c 6c 20 62 65 20 73 65 74 20 0a 19 9b 80 80 61 6e 64 20 74 68 65 20 ┆ error will be set and the ┆
0x16a0…16c0 6f 6c 64 20 63 68 61 72 61 63 74 65 72 20 77 69 6c 6c 20 62 65 20 0a 19 9b 80 80 6c 6f 73 74 2e ┆old character will be lost.┆
0x16c0…16e0 0d 0a 0d 0a b0 58 30 2c 20 58 31 f0 20 20 20 20 20 31 39 2c 32 30 20 20 20 20 30 20 20 20 20 20 ┆ X0, X1 19,20 0 ┆
0x16e0…1700 20 84 74 68 65 73 65 20 6f 75 74 70 75 74 73 20 63 6f 6e 74 61 69 6e 73 20 74 68 65 20 76 61 6c ┆ these outputs contains the val┆
0x1700…1720 75 65 73 20 0a 19 9b 81 80 6f 66 20 74 68 65 20 64 6f 6e 27 74 20 63 61 72 65 20 62 69 74 73 20 ┆ues of the don't care bits ┆
0x1720…1740 69 6e 20 74 68 65 20 41 64 80 0a 19 9b 81 80 64 72 65 73 73 20 48 65 61 64 65 72 20 6f 66 20 74 ┆in the Ad dress Header of t┆
0x1740…1760 68 65 20 70 72 6f 74 6f 63 6f 6c 2c 20 61 6e 64 20 0a 19 9b 81 80 63 68 61 6e 67 65 73 20 76 61 ┆he protocol, and changes va┆
0x1760…1780 6c 75 65 20 6a 75 73 74 20 70 72 69 6f 72 20 74 6f 20 52 78 52 44 59 20 0a 19 9b 81 80 64 65 70 ┆lue just prior to RxRDY dep┆
0x1780…17a0 65 6e 64 65 6e 74 20 6f 66 20 74 68 65 20 72 65 63 65 69 76 65 64 20 66 72 61 6d 65 2e 0d 0a 0d ┆endent of the received frame. ┆
0x17a0…17a3 0a b0 0a ┆ ┆
0x17a3…17a6 FormFeed {
0x17a3…17a6 0c 83 dd ┆ ┆
0x17a3…17a6 }
0x17a6…17c0 0a a1 e1 0d 0a a1 4d 6e 65 6d 6f 6e 69 63 20 20 20 50 69 6e 20 6e 6f 20 20 20 ┆ Mnemonic Pin no ┆
0x17c0…17e0 54 79 70 65 20 20 20 4e 61 6d 65 20 61 6e 64 20 46 75 6e 63 74 69 6f 6e 05 0d 0a 0d 0a b0 42 52 ┆Type Name and Function BR┆
0x17e0…1800 43 20 f0 20 20 20 20 20 20 20 32 31 20 20 20 20 20 20 20 30 20 20 20 20 20 20 84 49 66 20 42 72 ┆C 21 0 If Br┆
0x1800…1820 (12,) 6f 61 64 63 61 73 74 20 6f 70 74 69 6f 6e 20 69 73 20 63 68 6f 73 65 6e 2c 20 0a 19 9b 81 80 74 ┆oadcast option is chosen, t┆
0x1820…1840 68 69 73 20 6f 75 74 70 75 74 20 69 6e 64 69 63 61 74 65 73 20 77 68 65 74 68 65 72 20 74 68 65 ┆his output indicates whether the┆
0x1840…1860 20 0a 19 9b 81 80 72 65 63 65 69 76 65 64 20 64 61 74 61 20 69 73 20 6e 6f 72 6d 61 6c 6c 79 20 ┆ received data is normally ┆
0x1860…1880 61 64 64 72 65 73 80 0a 19 9b 81 80 73 65 64 20 74 6f 20 74 68 65 20 43 50 43 43 20 6f 72 20 69 ┆addres sed to the CPCC or i┆
0x1880…18a0 73 20 6f 66 20 42 72 6f 61 64 80 80 80 0a 19 9b 81 80 63 61 73 74 20 74 79 70 65 20 28 42 52 43 ┆s of Broad cast type (BRC┆
0x18a0…18c0 20 3d 20 22 68 69 67 68 22 29 3b 20 6f 74 68 65 72 80 0a 19 9b 81 80 77 69 73 65 20 69 74 20 72 ┆ = "high"); other wise it r┆
0x18c0…18e0 65 6d 61 69 6e 73 20 6c 6f 77 2e 0d 0a 0d 0a b0 2d 2c 52 45 53 45 54 20 f0 20 20 20 32 32 20 20 ┆emains low. -,RESET 22 ┆
0x18e0…1900 20 20 20 20 20 49 20 20 20 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 ┆ I A "low" on this inp┆
0x1900…1920 75 74 20 66 6f 72 63 65 73 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 20 69 6e 74 6f 20 61 6e 20 ┆ut forces the CPCC into an ┆
0x1920…1940 22 49 64 6c 65 22 20 6d 6f 64 65 2e 20 54 68 65 20 64 65 80 0a 19 9b 81 80 76 69 63 65 20 77 69 ┆"Idle" mode. The de vice wi┆
0x1940…1960 6c 6c 20 72 65 6d 61 69 6e 20 61 74 20 22 49 64 6c 65 22 20 75 6e 74 69 6c 20 0a 19 9b 81 80 61 ┆ll remain at "Idle" until a┆
0x1960…1980 20 6e 65 77 20 73 65 74 20 6f 66 20 63 6f 6e 74 72 6f 6c 20 77 6f 72 64 73 20 69 73 20 0a 19 9b ┆ new set of control words is ┆
0x1980…19a0 81 80 77 72 69 74 74 65 6e 20 69 6e 74 6f 20 74 68 65 20 43 50 43 43 20 74 6f 20 70 72 6f 67 72 ┆ written into the CPCC to progr┆
0x19a0…19c0 61 6d 20 0a 19 9b 81 80 69 74 73 20 66 75 6e 63 74 69 6f 6e 61 6c 20 64 65 66 69 6e 74 69 6f 6e ┆am its functional defintion┆
0x19c0…19e0 2e 20 4d 69 6e 69 6d 75 6d 20 0a 19 9b 81 80 52 45 53 45 54 20 70 75 6c 73 65 20 77 69 64 74 68 ┆. Minimum RESET pulse width┆
0x19e0…1a00 20 69 73 20 58 74 43 59 20 28 63 6c 6f 63 6b 20 0a 19 9b 81 80 6d 75 73 74 20 62 65 20 72 75 6e ┆ is XtCY (clock must be run┆
0x1a00…1a20 (13,) 6e 69 6e 67 29 2e 0d 0a 0d 0a b0 4d 2f 2d 2c 53 f0 20 20 20 20 20 20 32 33 20 20 20 20 20 20 20 ┆ning). M/-,S 23 ┆
0x1a20…1a40 20 20 20 20 20 20 20 84 4d 61 73 74 65 72 20 2d 2c 53 6c 61 76 65 20 6d 6f 64 65 20 73 65 6c 65 ┆ Master -,Slave mode sele┆
0x1a40…1a60 63 74 69 6f 6e 2e 20 0a 19 9b 81 80 54 68 69 73 20 70 69 6e 20 64 65 74 65 72 6d 69 6e 65 73 20 ┆ction. This pin determines ┆
0x1a60…1a80 77 68 65 74 68 65 72 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 20 69 73 20 74 6f 20 62 65 20 75 ┆whether the CPCC is to be u┆
0x1a80…1aa0 73 65 64 20 61 73 20 61 20 4d 61 73 74 65 72 20 6f 72 20 0a 19 9b 81 80 61 20 53 6c 61 76 65 20 ┆sed as a Master or a Slave ┆
0x1aa0…1ac0 64 65 76 69 63 65 20 6f 6e 20 74 68 65 20 63 69 72 63 75 69 74 20 6c 69 80 0a 19 9b 81 80 6e 65 ┆device on the circuit li ne┆
0x1ac0…1ae0 2e 20 54 68 65 20 6c 65 76 65 6c 20 6f 66 20 74 68 69 73 20 69 6e 70 75 74 20 70 69 6e 20 0a 19 ┆. The level of this input pin ┆
0x1ae0…1b00 9b 81 80 6d 75 73 74 20 6e 6f 74 20 62 65 20 63 68 61 6e 67 65 64 20 77 69 74 68 6f 75 74 20 61 ┆ must not be changed without a┆
0x1b00…1b20 20 72 65 80 0a 19 9b 81 80 69 6e 69 74 69 61 6c 69 7a 61 74 69 6f 6e 20 6f 66 20 74 68 65 20 43 ┆ re initialization of the C┆
0x1b20…1b40 50 43 43 2e 0d 0a 0d 0a b0 46 4d 44 49 4e 20 f0 20 20 20 20 20 32 34 20 20 20 20 20 20 20 49 20 ┆PCC. FMDIN 24 I ┆
0x1b40…1b60 20 20 20 20 20 84 46 72 65 71 75 65 6e 63 65 20 4d 6f 44 75 6c 61 74 65 64 20 49 4e 70 75 74 2e ┆ Frequence MoDulated INput.┆
0x1b60…1b80 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 68 ┆ Th┆
0x1b80…1ba0 65 20 4e 52 5a 20 65 6e 63 6f 64 65 64 20 69 6e 63 6f 6d 6d 69 6e 67 20 64 61 74 61 20 0a 19 9b ┆e NRZ encoded incomming data ┆
0x1ba0…1bc0 80 80 66 72 6f 6d 20 74 68 65 20 43 49 52 43 55 49 54 20 49 49 20 6c 69 6e 65 20 6d 75 73 74 20 ┆ from the CIRCUIT II line must ┆
0x1bc0…1be0 62 65 20 0a 19 9b 80 80 66 65 64 20 74 6f 20 74 68 69 73 20 69 6e 70 75 74 2e 0d 0a 0d 0a 20 20 ┆be fed to this input. ┆
0x1be0…1c00 20 20 20 20 20 20 20 20 20 32 35 20 20 20 20 20 20 20 20 20 20 20 20 20 20 4e 6f 20 63 6f 6e 6e ┆ 25 No conn┆
0x1c00…1c20 (14,) 65 63 74 69 6f 6e 0d 0a 0d 0a b0 4e 46 4d 44 4f f0 20 20 20 20 20 20 32 36 20 20 20 20 20 20 20 ┆ection NFMDO 26 ┆
0x1c20…1c40 30 20 20 20 20 20 20 84 4e 65 67 61 74 65 64 20 46 72 65 71 75 65 6e 63 65 20 4d 6f 44 75 6c 61 ┆0 Negated Frequence MoDula┆
0x1c40…1c60 74 65 64 20 4f 75 74 80 0a 19 9b 81 80 70 75 74 2e 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ted Out put. ┆
0x1c60…1c80 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 68 69 73 20 6f 75 74 70 75 74 20 63 6f 6e 74 61 ┆ This output conta┆
0x1c80…1ca0 69 6e 73 20 74 68 65 20 6e 65 67 61 74 69 76 65 20 0a 19 9b 80 80 70 61 72 74 20 6f 66 20 74 68 ┆ins the negative part of th┆
0x1ca0…1cc0 65 20 4e 52 5a 20 65 6e 63 6f 64 65 64 20 64 61 74 61 20 74 6f 20 0a 19 9b 80 80 62 65 20 74 72 ┆e NRZ encoded data to be tr┆
0x1cc0…1ce0 61 6e 73 6d 69 74 74 65 64 20 6f 6e 20 74 68 65 20 43 49 52 43 55 49 54 20 49 49 20 0a 19 9b 80 ┆ansmitted on the CIRCUIT II ┆
0x1ce0…1d00 80 6c 69 6e 65 2e 0d 0a 0d 0a b0 46 4d 44 4f f0 20 20 20 20 20 20 20 32 37 20 20 20 20 20 20 20 ┆ line. FMDO 27 ┆
0x1d00…1d20 30 20 20 20 20 20 20 46 72 65 71 75 65 6e 63 65 20 4d 6f 44 75 6c 61 74 65 64 20 4f 75 74 70 75 ┆0 Frequence MoDulated Outpu┆
0x1d20…1d40 74 2e 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 ┆t. ┆
0x1d40…1d60 54 68 69 73 20 6f 75 74 70 75 74 20 63 6f 6e 74 61 69 6e 73 20 74 68 65 20 70 6f 73 69 74 69 76 ┆This output contains the positiv┆
0x1d60…1d80 65 20 0a 19 9b 80 80 70 61 72 74 20 6f 66 20 74 68 65 20 4e 52 5a 20 65 6e 63 6f 64 65 64 20 64 ┆e part of the NRZ encoded d┆
0x1d80…1da0 61 74 61 20 74 6f 20 0a 19 9b 80 80 62 65 20 74 72 61 6e 73 6d 69 74 74 65 64 20 6f 6e 20 74 68 ┆ata to be transmitted on th┆
0x1da0…1dbd 65 20 43 49 52 43 55 49 54 20 49 49 20 0a 19 9b 80 80 6c 69 6e 65 2e 0d 0a 0d 0a 0d 0a ┆e CIRCUIT II line. ┆
0x1dbd…1dc0 FormFeed {
0x1dbd…1dc0 0c 83 b0 ┆ ┆
0x1dbd…1dc0 }
0x1dc0…1de0 0a b0 a1 32 2e 34 20 52 65 67 69 73 74 65 72 20 41 64 64 72 65 73 73 69 6e 67 0d 0a 0d 0a a1 e1 ┆ 2.4 Register Addressing ┆
0x1de0…1e00 20 2d 2c 43 53 20 20 20 2d 2c 57 52 20 20 20 2d 2c 52 44 20 20 20 41 82 31 20 20 20 81 41 82 30 ┆ -,CS -,WR -,RD A 1 A 0┆
0x1e00…1e20 (15,) 81 20 0d 0a a1 81 05 0d 0a 20 20 30 20 20 20 20 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 31 ┆ 0 0 1 1┆
0x1e20…1e40 20 20 20 20 30 20 20 20 43 50 55 2d 3e 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 20 61 0d ┆ 0 CPU->Control register a ┆
0x1e40…1e60 0a 0d 0a 20 20 30 20 20 20 20 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 31 20 20 20 20 31 20 ┆ 0 0 1 1 1 ┆
0x1e60…1e80 20 20 43 50 55 2d 3e 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 20 62 0d 0a 0d 0a 20 20 30 ┆ CPU->Control register b 0┆
0x1e80…1ea0 20 20 20 20 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 30 20 20 20 20 31 20 20 20 43 50 55 2d ┆ 0 1 0 1 CPU-┆
0x1ea0…1ec0 3e 4d 61 73 74 65 72 20 54 78 20 64 61 74 61 20 72 65 67 69 73 74 65 72 0d 0a 0d 0a 20 20 30 20 ┆>Master Tx data register 0 ┆
0x1ec0…1ee0 20 20 20 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 30 20 20 20 20 30 20 20 20 43 50 55 2d 3e ┆ 0 1 0 0 CPU->┆
0x1ee0…1f00 54 78 20 64 61 74 61 20 72 65 67 69 73 74 65 72 0d 0a 0d 0a 20 20 30 20 20 20 20 20 20 31 20 20 ┆Tx data register 0 1 ┆
0x1f00…1f20 20 20 20 20 30 20 20 20 20 20 30 20 20 20 20 30 20 20 20 20 20 20 20 20 52 78 20 64 61 74 61 20 ┆ 0 0 0 Rx data ┆
0x1f20…1f40 72 65 67 69 73 74 65 72 2d 3e 43 50 55 0d 0a a1 0d 0a a1 a1 e1 20 20 30 20 20 20 20 20 20 31 20 ┆register->CPU 0 1 ┆
0x1f40…1f60 20 20 20 20 20 30 20 20 20 20 20 30 20 20 20 20 31 20 20 20 20 20 20 20 20 53 74 61 74 75 73 20 ┆ 0 0 1 Status ┆
0x1f60…1f80 72 65 67 69 73 74 65 72 2d 3e 43 50 55 05 0d 0a a1 09 09 09 09 09 09 09 09 09 09 09 09 09 0d 0a ┆register->CPU ┆
0x1f80…1fa0 0d 0a 0d 0a b0 a1 32 2e 35 20 52 65 67 69 73 74 65 72 20 44 65 66 69 6e 69 74 69 6f 6e 73 0d 0a ┆ 2.5 Register Definitions ┆
0x1fa0…1fc0 0d 0a 55 70 6f 6e 20 70 6f 77 65 72 20 75 70 20 74 68 65 20 43 50 43 43 20 6d 75 73 74 20 62 65 ┆ Upon power up the CPCC must be┆
0x1fc0…1fe0 20 69 6e 69 74 69 61 6c 69 7a 65 64 20 62 65 66 6f 72 65 20 69 74 20 69 73 20 61 6c 80 0a 6c 6f ┆ initialized before it is al lo┆
0x1fe0…2000 77 65 64 20 74 6f 20 69 6e 69 74 69 61 74 65 20 61 6e 79 20 63 6f 6d 6d 75 6e 69 63 61 74 69 6f ┆wed to initiate any communicatio┆
0x2000…2020 (16,) 6e 20 6f 6e 20 74 68 65 20 73 65 72 69 61 6c 20 62 75 73 2e 20 54 68 69 73 20 0a 69 73 20 64 6f ┆n on the serial bus. This is do┆
0x2020…2040 6e 65 20 74 6f 20 70 72 6f 68 69 62 69 74 20 74 68 65 20 43 50 43 43 20 74 6f 20 61 6e 73 77 65 ┆ne to prohibit the CPCC to answe┆
0x2040…2060 72 20 61 6e 20 75 6e 73 70 65 63 69 66 69 65 64 20 41 64 80 80 80 0a 64 72 65 73 73 20 61 6e 64 ┆r an unspecified Ad dress and┆
0x2060…2080 20 74 68 75 73 20 76 69 6f 6c 61 74 65 20 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 6f 6e 20 74 ┆ thus violate communication on t┆
0x2080…20a0 68 65 20 62 75 73 2e 20 0d 0a 0d 0a 0d 0a b0 a1 32 2e 35 2e 31 20 43 6f 6e 74 72 6f 6c 20 52 65 ┆he bus. 2.5.1 Control Re┆
0x20a0…20c0 67 69 73 74 65 72 20 61 0d 0a 0d 0a a1 20 20 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆gister a msb ┆
0x20c0…20e0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ ┆
0x20e0…2100 20 6c 73 62 20 20 0d 0a a1 e1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 ┆ lsb ! ! ! !┆
0x2100…2120 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 ┆ ! ! ! ! ┆
0x2120…2140 20 20 21 0d 0a 21 20 43 43 45 4e 20 21 20 52 58 45 4e 20 21 20 54 58 45 4e 20 21 20 20 20 20 20 ┆ ! ! CCEN ! RXEN ! TXEN ! ┆
0x2140…2160 20 20 20 20 20 44 65 76 69 63 65 20 41 64 64 72 65 73 73 20 20 20 20 20 20 20 20 20 20 21 0d 0a ┆ Device Address ! ┆
0x2160…2180 a1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 ┆ ! ! ! ! ! ┆
0x2180…21a0 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a 54 68 ┆ ! ! ! ! Th┆
0x21a0…21c0 69 73 20 72 65 67 69 73 74 65 72 20 63 6f 6e 74 61 69 6e 73 20 74 68 65 20 72 65 63 6f 67 6e 69 ┆is register contains the recogni┆
0x21c0…21e0 74 69 6f 6e 20 61 64 64 72 65 73 73 20 6f 66 20 77 68 69 63 68 20 74 68 65 20 0a 43 50 43 43 20 ┆tion address of which the CPCC ┆
0x21e0…2200 69 73 20 74 6f 20 61 6e 73 77 65 72 2e 0d 0a 0d 0a b0 43 43 45 4e 20 f0 20 20 84 54 68 65 20 43 ┆is to answer. CCEN The C┆
0x2200…2220 (17,) 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 45 4e 61 62 6c 65 20 69 73 20 74 68 65 20 6f 76 65 72 61 ┆ommunication ENable is the overa┆
0x2220…2240 6c 6c 20 65 6e 61 62 6c 65 20 6f 66 20 74 68 65 20 0a 19 87 81 80 43 50 43 43 2e 20 57 68 65 6e ┆ll enable of the CPCC. When┆
0x2240…2260 20 61 6c 6c 20 6f 74 68 65 72 20 72 65 67 69 73 74 65 72 73 20 68 61 76 65 20 62 65 65 6e 20 69 ┆ all other registers have been i┆
0x2260…2280 6e 69 74 69 61 74 65 64 20 0a 19 87 81 80 74 68 69 73 20 62 69 74 20 6d 75 73 74 20 62 65 20 73 ┆nitiated this bit must be s┆
0x2280…22a0 65 74 20 68 69 67 68 20 74 6f 20 65 6e 61 62 6c 65 20 74 68 65 20 43 50 43 43 20 72 65 63 65 70 ┆et high to enable the CPCC recep┆
0x22a0…22c0 80 80 0a 19 87 81 80 74 69 6f 6e 2f 74 72 61 6e 73 6d 69 73 73 69 6f 6e 20 6f 6e 20 74 68 65 20 ┆ tion/transmission on the ┆
0x22c0…22e0 62 75 73 2e 20 55 70 6f 6e 20 52 65 73 65 74 20 43 43 45 4e 20 69 73 20 73 65 74 20 0a 19 87 81 ┆bus. Upon Reset CCEN is set ┆
0x22e0…2300 80 74 6f 20 30 20 28 64 69 73 61 62 6c 65 29 2e 0d 0a 0d 0a b0 52 58 45 4e f0 20 20 20 84 52 65 ┆ to 0 (disable). RXEN Re┆
0x2300…2320 63 65 69 76 65 20 69 73 20 65 6e 61 62 6c 65 2f 2d 2c 64 69 73 61 62 6c 65 20 6f 66 20 74 68 65 ┆ceive is enable/-,disable of the┆
0x2320…2340 20 52 78 52 44 59 20 6f 75 74 70 75 74 20 70 69 6e 20 0a 19 87 81 80 74 6f 20 67 69 76 65 20 74 ┆ RxRDY output pin to give t┆
0x2340…2360 68 65 20 61 62 69 6c 69 74 79 20 74 6f 20 63 68 6f 73 65 20 65 69 74 68 65 72 20 70 6f 6c 6c 65 ┆he ability to chose either polle┆
0x2360…2380 64 20 6f 72 20 69 6e 74 65 72 80 0a 19 87 81 80 72 75 70 74 20 6d 6f 64 65 2e 0d 0a 0d 0a b0 54 ┆d or inter rupt mode. T┆
0x2380…23a0 58 45 4e f0 20 20 20 84 54 72 61 6e 73 6d 69 74 20 45 4e 61 62 6c 65 20 69 73 20 73 69 6d 69 6c ┆XEN Transmit ENable is simil┆
0x23a0…23c0 61 72 20 74 6f 20 52 78 45 4e 20 63 6f 6e 63 65 72 6e 69 6e 67 20 54 58 52 44 59 2e 20 0a 19 87 ┆ar to RxEN concerning TXRDY. ┆
0x23c0…23e0 81 80 53 69 6e 63 65 20 74 68 65 20 43 49 52 43 55 49 54 20 49 49 20 70 72 6f 74 6f 63 6f 6c 20 ┆ Since the CIRCUIT II protocol ┆
0x23e0…2400 61 6c 6c 77 61 79 73 20 72 65 71 75 69 72 65 73 20 61 6e 20 61 6e 80 0a 19 87 81 80 73 77 65 72 ┆allways requires an an swer┆
0x2400…2420 (18,) 20 74 6f 20 61 20 70 6f 6c 6c 2c 20 74 68 65 20 54 58 45 4e 20 6f 6e 6c 79 20 63 6f 6e 63 65 72 ┆ to a poll, the TXEN only concer┆
0x2420…2440 6e 73 20 74 68 65 20 54 58 45 4e 20 6f 75 74 80 0a 19 87 81 80 70 75 74 20 61 6e 64 20 6e 6f 74 ┆ns the TXEN out put and not┆
0x2440…2460 20 74 68 65 20 72 65 71 75 69 72 65 64 20 22 6e 6f 20 64 61 74 61 22 20 61 6e 73 77 65 72 20 70 ┆ the required "no data" answer p┆
0x2460…2480 72 6f 76 69 64 65 64 20 62 79 20 0a 19 87 81 80 74 68 65 20 54 78 2d 70 61 72 74 2e 0d 0a 0d 0a ┆rovided by the Tx-part. ┆
0x2480…2482 0d 0a ┆ ┆
0x2482…2485 FormFeed {
0x2482…2485 0c 83 dd ┆ ┆
0x2482…2485 }
0x2485…24a0 0a b0 a1 32 2e 35 2e 32 20 43 6f 6e 74 72 6f 6c 20 52 65 67 69 73 74 65 72 20 62 ┆ 2.5.2 Control Register b┆
0x24a0…24c0 0d 0a a1 20 20 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ msb ┆
0x24c0…24e0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 e1 ┆ lsb ┆
0x24e0…2500 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 ┆! ! ! ! ! ┆
0x2500…2520 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 21 20 42 52 45 ┆ ! ! ! ! ! BRE┆
0x2520…2540 4e 20 21 20 20 45 52 20 20 21 20 53 54 53 54 20 21 20 20 20 20 20 20 20 42 72 6f 61 64 63 61 73 ┆N ! ER ! STST ! Broadcas┆
0x2540…2560 74 20 41 64 64 72 65 73 73 20 20 20 20 20 20 20 20 20 20 21 0d 0a a1 21 20 20 20 20 20 20 21 20 ┆t Address ! ! ! ┆
0x2560…2580 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 ┆ ! ! ! ! ┆
0x2580…25a0 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a 54 68 65 20 62 20 72 65 67 69 73 74 ┆ ! ! ! The b regist┆
0x25a0…25c0 65 72 20 63 6f 6e 74 61 69 6e 73 20 74 68 65 20 72 65 63 6f 67 6e 69 74 69 6f 6e 20 61 64 64 72 ┆er contains the recognition addr┆
0x25c0…25e0 65 73 73 20 61 74 20 77 68 69 63 68 20 74 68 65 20 0a 43 50 43 43 20 69 73 20 6e 6f 74 20 74 6f ┆ess at which the CPCC is not to┆
0x25e0…2600 20 61 6e 73 77 65 72 2e 20 54 68 69 73 20 42 72 6f 61 64 63 61 73 74 20 61 64 64 72 65 73 73 20 ┆ answer. This Broadcast address ┆
0x2600…2620 (19,) 63 61 6e 20 62 65 20 75 73 65 64 20 62 79 20 0a 74 68 65 20 6d 61 73 74 65 72 20 6f 66 20 74 68 ┆can be used by the master of th┆
0x2620…2640 65 20 62 75 73 20 74 6f 20 74 72 61 6e 73 6d 69 74 20 6d 65 73 73 61 67 65 73 20 74 6f 20 73 65 ┆e bus to transmit messages to se┆
0x2640…2660 76 65 72 61 6c 20 73 6c 61 76 65 73 20 0a 61 74 20 61 20 74 69 6d 65 2e 20 0d 0a 0d 0a b0 42 52 ┆veral slaves at a time. BR┆
0x2660…2680 45 4e 20 f0 20 20 84 69 73 20 75 73 65 64 20 74 6f 20 64 65 74 65 72 6d 69 6e 65 20 77 68 65 74 ┆EN is used to determine whet┆
0x2680…26a0 68 65 72 20 74 68 65 20 43 50 43 43 20 69 73 20 74 6f 20 75 73 65 20 74 68 69 73 20 0a 19 87 81 ┆her the CPCC is to use this ┆
0x26a0…26c0 80 73 65 63 6f 6e 64 20 61 64 64 72 65 73 73 20 72 65 63 6f 67 6e 69 74 69 6f 6e 20 6f 72 20 6e ┆ second address recognition or n┆
0x26c0…26e0 6f 74 2e 20 0d 0a 0d 0a b0 45 52 20 f0 20 20 20 20 84 69 73 20 61 20 72 65 73 65 74 20 62 69 74 ┆ot. ER is a reset bit┆
0x26e0…2700 20 77 68 69 63 68 20 72 65 73 65 74 73 20 74 68 65 20 63 6f 6e 74 65 6e 74 20 6f 66 20 73 74 61 ┆ which resets the content of sta┆
0x2700…2720 74 75 73 20 72 65 80 0a 19 87 81 80 67 69 73 74 65 72 20 62 69 74 73 20 46 45 20 4f 45 20 61 6e ┆tus re gister bits FE OE an┆
0x2720…2740 64 20 50 45 20 28 65 72 72 6f 72 20 63 6f 64 65 73 29 2e 0d 0a 0d 0a b0 53 54 53 54 20 20 20 f0 ┆d PE (error codes). STST ┆
0x2740…2760 84 53 65 6c 66 20 54 65 53 54 20 6d 6f 64 65 20 69 66 20 63 68 6f 6f 73 65 6e 2c 20 6d 75 73 74 ┆ Self TeST mode if choosen, must┆
0x2760…2780 20 62 65 20 73 65 74 20 75 70 6f 6e 20 52 65 73 65 74 20 74 6f 20 0a 19 87 81 80 73 65 6c 65 63 ┆ be set upon Reset to selec┆
0x2780…27a0 74 20 74 68 69 73 20 6d 6f 64 65 2e 20 54 68 65 20 6d 6f 64 65 20 72 65 71 75 69 72 65 73 20 6e ┆t this mode. The mode requires n┆
0x27a0…27c0 6f 20 41 64 64 72 65 73 73 20 73 69 6e 63 65 20 0a 19 87 81 80 74 68 65 20 52 65 80 63 65 69 76 ┆o Address since the Re ceiv┆
0x27c0…27e0 65 72 20 72 65 63 65 69 76 65 73 20 74 68 65 20 65 63 68 6f 20 6f 66 20 74 68 65 20 74 72 61 6e ┆er receives the echo of the tran┆
0x27e0…2800 73 6d 69 74 74 65 64 20 64 61 80 0a 19 87 81 80 74 61 20 6f 66 20 74 68 65 20 43 50 43 43 2e 20 ┆smitted da ta of the CPCC. ┆
0x2800…2820 (20,) 54 6f 20 75 73 65 20 74 68 69 73 20 6d 6f 64 65 20 74 68 65 20 43 50 43 43 20 77 69 74 68 20 69 ┆To use this mode the CPCC with i┆
0x2820…2840 74 73 20 0a 19 87 81 80 70 65 72 69 70 68 65 72 61 6c 20 64 72 69 76 65 72 73 20 6d 75 73 74 20 ┆ts peripheral drivers must ┆
0x2840…2860 6e 6f 74 20 62 65 20 61 74 74 61 63 68 65 64 20 74 6f 20 61 6e 79 20 61 63 74 69 76 65 20 0a 19 ┆not be attached to any active ┆
0x2860…2880 87 81 80 43 49 52 43 55 49 54 20 49 49 20 62 75 73 2e 0d 0a 0d 0a 0d 0a b0 a1 32 2e 35 2e 33 20 ┆ CIRCUIT II bus. 2.5.3 ┆
0x2880…28a0 54 72 61 6e 73 6d 69 74 20 72 65 67 69 73 74 65 72 0d 0a a1 20 20 6d 73 62 20 20 20 20 20 20 20 ┆Transmit register msb ┆
0x28a0…28c0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ ┆
0x28c0…28e0 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 e1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 ┆ lsb ! ! !┆
0x28e0…2900 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 ┆ ! ! ! ! ┆
0x2900…2920 20 20 21 20 20 20 20 20 20 21 0d 0a 21 20 54 78 2d 64 61 74 61 20 20 20 20 20 20 20 20 20 20 20 ┆ ! ! ! Tx-data ┆
0x2920…2940 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ ┆
0x2940…2960 20 20 20 20 21 0d 0a a1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 ┆ ! ! ! ! ! ┆
0x2960…2980 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 ┆ ! ! ! ! ┆
0x2980…29a0 21 0d 0a 0d 0a 54 6f 20 74 68 69 73 20 72 65 67 69 73 74 65 72 20 74 68 65 20 43 50 55 20 6d 75 ┆! To this register the CPU mu┆
0x29a0…29c0 73 74 20 77 72 69 74 65 20 74 68 65 20 64 61 74 61 20 74 6f 20 62 65 20 74 72 61 6e 73 6d 69 74 ┆st write the data to be transmit┆
0x29c0…29e0 80 0a 74 65 64 20 6f 6e 20 43 49 52 43 55 49 54 20 49 49 2e 20 49 66 20 6d 61 73 74 65 72 20 6d ┆ ted on CIRCUIT II. If master m┆
0x29e0…2a00 6f 64 65 20 69 73 20 63 68 6f 73 65 6e 20 74 68 69 73 20 72 65 67 69 73 74 65 72 20 0a 6d 75 73 ┆ode is chosen this register mus┆
0x2a00…2a20 (21,) 74 20 63 6f 6e 74 61 69 6e 20 74 68 65 20 6c 65 61 64 69 6e 67 20 62 79 74 65 2e 0d 0a 0d 0a 0d ┆t contain the leading byte. ┆
0x2a20…2a40 0a b0 a1 32 2e 35 2e 34 20 4d 61 73 74 65 72 20 54 72 61 6e 73 6d 69 74 20 52 65 67 69 73 74 65 ┆ 2.5.4 Master Transmit Registe┆
0x2a40…2a60 72 0d 0a a1 20 20 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆r msb ┆
0x2a60…2a80 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 ┆ lsb ┆
0x2a80…2aa0 e1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 ┆ ! ! ! ! ! ┆
0x2aa0…2ac0 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 21 20 4d 54 ┆ ! ! ! ! ! MT┆
0x2ac0…2ae0 78 20 64 61 74 61 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆x data ┆
0x2ae0…2b00 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 21 0d 0a a1 21 20 20 20 20 20 20 21 ┆ ! ! !┆
0x2b00…2b20 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 ┆ ! ! ! ! ┆
0x2b20…2b40 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a 54 6f 20 74 68 69 73 20 72 65 67 ┆ ! ! ! To this reg┆
0x2b40…2b60 69 73 74 65 72 20 74 68 65 20 43 50 55 20 6d 75 73 74 20 77 72 69 74 65 20 74 68 65 20 64 61 74 ┆ister the CPU must write the dat┆
0x2b60…2b80 61 20 62 79 74 65 20 74 6f 20 66 6f 6c 6c 6f 77 20 0a 74 68 65 20 6c 65 61 64 69 6e 67 20 62 79 ┆a byte to follow the leading by┆
0x2b80…2ba0 74 65 20 69 66 20 4d 61 73 74 65 72 20 6d 6f 64 65 20 69 73 20 63 68 6f 73 65 6e 2e 0d 0a b0 a1 ┆te if Master mode is chosen. ┆
0x2ba0…2bc0 0d 0a 0d 0a b0 a1 32 2e 35 2e 35 20 52 65 63 65 69 76 65 20 52 65 67 69 73 74 65 72 0d 0a a1 20 ┆ 2.5.5 Receive Register ┆
0x2bc0…2be0 20 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ msb ┆
0x2be0…2c00 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 e1 21 20 20 20 ┆ lsb ! ┆
0x2c00…2c20 (22,) 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 ┆ ! ! ! ! !┆
0x2c20…2c40 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 0d 0a 21 20 52 78 2d 44 61 74 ┆ ! ! ! ! Rx-Dat┆
0x2c40…2c60 61 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆a ┆
0x2c60…2c80 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 21 0d 0a a1 21 20 20 20 20 20 20 21 20 20 20 20 ┆ ! ! ! ┆
0x2c80…2ca0 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 ┆ ! ! ! ! ! ┆
0x2ca0…2cc0 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a 46 72 6f 6d 20 74 68 69 73 20 72 65 67 69 73 ┆ ! ! From this regis┆
0x2cc0…2ce0 74 65 72 20 74 68 65 20 43 50 55 20 63 61 6e 20 72 65 61 64 20 74 68 65 20 64 61 74 61 20 72 65 ┆ter the CPU can read the data re┆
0x2ce0…2cfe 63 65 69 76 65 64 20 66 72 6f 6d 20 0a 43 49 52 43 55 49 54 20 49 49 2e 0d 0a 0d 0a 0d 0a ┆ceived from CIRCUIT II. ┆
0x2cfe…2d01 FormFeed {
0x2cfe…2d01 0c 83 f8 ┆ ┆
0x2cfe…2d01 }
0x2d01…2d20 0a b0 a1 32 2e 35 2e 36 20 53 74 61 74 75 73 20 52 65 67 69 73 74 65 72 0d 0a 0d 0a a1 20 20 ┆ 2.5.6 Status Register ┆
0x2d20…2d40 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆msb ┆
0x2d40…2d60 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 e1 21 20 20 20 20 ┆ lsb ! ┆
0x2d60…2d80 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 ┆ ! ! ! ! ! ┆
0x2d80…2da0 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 0d 0a 21 20 20 58 82 31 81 20 20 ┆ ! ! ! ! X 1 ┆
0x2da0…2dc0 21 20 20 58 82 30 81 20 20 21 20 20 46 45 20 20 21 20 20 4f 45 20 20 21 20 20 50 45 20 20 21 20 ┆! X 0 ! FE ! OE ! PE ! ┆
0x2dc0…2de0 20 42 52 43 20 21 52 78 52 44 59 20 21 54 78 52 44 59 20 21 0d 0a a1 21 20 20 20 20 20 20 21 20 ┆ BRC !RxRDY !TxRDY ! ! ! ┆
0x2de0…2e00 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 ┆ ! ! ! ! ┆
0x2e00…2e20 (23,) 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a e1 e1 b0 52 78 52 44 59 e1 20 f0 20 ┆ ! ! ! RxRDY ┆
0x2e20…2e40 84 54 68 69 73 20 62 69 74 20 69 6e 64 69 63 61 74 65 73 20 74 68 61 74 20 74 68 65 20 43 50 43 ┆ This bit indicates that the CPC┆
0x2e40…2e60 43 20 63 6f 6e 74 61 69 6e 73 20 61 20 63 68 61 72 61 63 74 65 72 20 0a 19 87 81 80 74 68 61 74 ┆C contains a character that┆
0x2e60…2e80 20 69 73 20 72 65 61 64 79 20 74 6f 20 62 65 20 69 6e 70 75 74 20 74 6f 20 74 68 65 20 43 50 55 ┆ is ready to be input to the CPU┆
0x2e80…2ea0 2e 0d 0a 0d 0a a1 e1 b0 54 78 52 44 59 e1 f0 20 20 84 54 68 69 73 20 62 69 74 2c 20 69 6e 20 74 ┆. TxRDY This bit, in t┆
0x2ea0…2ec0 68 65 20 73 6c 61 76 65 20 6d 6f 64 65 20 69 6e 64 69 63 61 74 65 73 20 74 68 61 74 20 74 68 65 ┆he slave mode indicates that the┆
0x2ec0…2ee0 20 43 50 43 43 20 0a 19 87 81 80 69 73 20 72 65 61 64 79 20 74 6f 20 61 63 63 65 70 74 20 61 20 ┆ CPCC is ready to accept a ┆
0x2ee0…2f00 64 61 74 61 20 63 68 61 72 61 63 74 65 72 20 66 72 6f 6d 20 74 68 65 20 43 50 55 2e 20 49 6e 20 ┆data character from the CPU. In ┆
0x2f00…2f20 0a 19 87 81 80 74 68 65 20 4d 61 73 74 65 72 20 6d 6f 64 65 20 77 68 65 6e 20 74 68 69 73 20 62 ┆ the Master mode when this b┆
0x2f20…2f40 69 74 20 69 73 20 61 73 73 65 72 74 65 64 20 74 6f 67 65 74 68 65 72 20 0a 19 87 81 80 77 69 74 ┆it is asserted together wit┆
0x2f40…2f60 68 20 54 78 52 44 59 20 69 74 20 69 6e 64 69 63 61 74 65 73 20 74 68 61 74 20 61 6e 20 61 6e 73 ┆h TxRDY it indicates that an ans┆
0x2f60…2f80 77 65 72 20 77 69 74 68 20 6e 6f 20 64 61 74 61 20 0a 19 87 81 80 68 61 73 20 62 65 65 6e 20 72 ┆wer with no data has been r┆
0x2f80…2fa0 65 63 65 69 76 65 64 2e 0d 0a 0d 0a 20 20 20 20 20 20 20 84 4e 6f 74 65 20 74 68 61 74 20 77 68 ┆eceived. Note that wh┆
0x2fa0…2fc0 65 6e 20 75 73 69 6e 67 20 74 68 65 20 50 6f 6c 6c 65 64 20 6f 70 65 72 61 74 69 6f 6e 2c 20 74 ┆en using the Polled operation, t┆
0x2fc0…2fe0 68 65 20 54 78 52 44 59 20 0a 19 87 80 80 73 74 61 74 75 73 20 62 69 74 20 69 73 20 6e 6f 74 20 ┆he TxRDY status bit is not ┆
0x2fe0…3000 6d 61 73 6b 65 64 20 62 79 20 54 78 20 45 6e 61 62 6c 65 64 2c 20 62 75 74 20 77 69 6c 6c 20 6f ┆masked by Tx Enabled, but will o┆
0x3000…3020 (24,) 6e 6c 79 20 0a 19 87 80 80 69 6e 64 69 63 61 74 65 20 74 68 65 20 45 6d 70 74 79 2f 46 75 6c 6c ┆nly indicate the Empty/Full┆
0x3020…3040 20 53 74 61 74 75 73 20 6f 66 20 74 68 65 20 54 78 20 44 61 74 61 20 69 6e 70 75 74 20 0a 19 87 ┆ Status of the Tx Data input ┆
0x3040…3060 80 80 52 65 67 69 73 74 65 72 2e 0d 0a 0d 0a a1 e1 b0 42 52 43 e1 20 f0 20 20 20 84 49 66 20 42 ┆ Register. BRC If B┆
0x3060…3080 52 6f 61 64 43 61 73 74 20 62 69 74 20 69 73 20 68 69 67 68 20 69 74 20 69 6e 64 69 63 61 74 65 ┆RoadCast bit is high it indicate┆
0x3080…30a0 73 20 74 68 61 74 20 74 68 65 20 62 72 6f 61 64 80 0a 19 87 81 80 63 61 73 74 20 6f 70 74 69 6f ┆s that the broad cast optio┆
0x30a0…30c0 6e 20 68 61 73 20 62 65 65 6e 20 63 68 6f 73 65 6e 20 61 6e 64 20 74 68 61 74 20 74 68 65 20 63 ┆n has been chosen and that the c┆
0x30c0…30e0 68 61 72 61 63 74 65 72 20 69 6e 20 0a 19 87 81 80 74 68 65 20 52 65 63 65 69 76 65 20 72 65 67 ┆haracter in the Receive reg┆
0x30e0…3100 69 73 74 65 72 20 69 73 20 72 65 63 65 69 76 65 64 20 76 69 61 20 74 68 65 20 62 72 6f 61 64 63 ┆ister is received via the broadc┆
0x3100…3120 61 73 74 20 0a 19 87 81 80 61 64 80 64 72 65 73 73 2e 20 54 68 65 20 42 52 43 20 62 69 74 20 69 ┆ast ad dress. The BRC bit i┆
0x3120…3140 73 20 69 64 65 6e 74 69 63 61 6c 20 74 6f 20 74 68 65 20 42 52 43 20 6f 75 74 70 75 74 20 0a 19 ┆s identical to the BRC output ┆
0x3140…3160 87 81 80 70 69 6e 2e 0d 0a 0d 0a b0 e1 50 45 e1 20 20 20 20 20 b0 f0 84 54 68 65 20 50 61 72 69 ┆ pin. PE The Pari┆
0x3160…3180 74 79 20 45 72 72 6f 72 20 66 6c 61 67 20 69 73 20 73 65 74 20 77 68 65 6e 20 61 20 70 61 72 69 ┆ty Error flag is set when a pari┆
0x3180…31a0 74 79 20 65 72 72 6f 72 20 69 73 20 0a 19 87 82 80 64 65 74 65 63 74 65 64 2e 20 49 74 20 69 73 ┆ty error is detected. It is┆
0x31a0…31c0 20 72 65 73 65 74 20 62 79 20 74 68 65 20 45 52 20 62 69 74 20 6f 66 20 74 68 65 20 43 6f 6d 6d ┆ reset by the ER bit of the Comm┆
0x31c0…31e0 61 6e 64 20 0a 19 87 82 80 49 6e 73 74 72 75 63 74 69 6f 6e 2e 20 50 45 20 64 6f 65 73 20 6e 6f ┆and Instruction. PE does no┆
0x31e0…3200 74 20 69 6e 68 69 62 69 74 20 6f 70 65 72 61 74 69 6f 6e 20 6f 66 20 74 68 65 20 0a 19 87 82 80 ┆t inhibit operation of the ┆
0x3200…3220 (25,) 43 50 43 43 20 62 75 74 20 74 68 65 20 66 72 61 6d 65 20 63 6f 6e 74 61 69 6e 69 6e 67 20 74 68 ┆CPCC but the frame containing th┆
0x3220…3240 65 20 50 61 72 69 74 79 20 65 72 72 6f 72 20 69 73 20 0a 19 87 82 80 6c 6f 73 74 2e 0d 0a 0d 0a ┆e Parity error is lost. ┆
0x3240…3260 a1 e1 b0 4f 45 e1 20 f0 20 20 20 20 84 54 68 65 20 4f 76 65 72 72 75 6e 20 45 72 72 6f 72 20 66 ┆ OE The Overrun Error f┆
0x3260…3280 6c 61 67 20 69 73 20 73 65 74 20 77 68 65 6e 20 74 68 65 20 43 50 55 20 64 6f 65 73 20 6e 6f 74 ┆lag is set when the CPU does not┆
0x3280…32a0 20 0a 19 87 81 80 72 65 61 64 20 61 20 63 68 61 72 80 61 63 74 65 72 20 62 65 66 6f 72 65 20 74 ┆ read a char acter before t┆
0x32a0…32c0 68 65 20 6e 65 78 74 20 6f 6e 65 20 62 65 63 6f 6d 65 73 20 61 76 61 69 6c 80 80 0a 19 87 81 80 ┆he next one becomes avail ┆
0x32c0…32e0 61 62 6c 65 2e 20 49 74 20 69 73 20 72 65 80 73 65 74 20 62 79 20 74 68 65 20 45 52 20 62 69 74 ┆able. It is re set by the ER bit┆
0x32e0…3300 20 6f 66 20 74 68 65 20 43 6f 6d 6d 61 6e 64 20 49 6e 80 80 0a 19 87 81 80 73 74 72 75 63 74 69 ┆ of the Command In structi┆
0x3300…3320 6f 6e 2e 20 4f 45 20 64 6f 65 73 20 6e 6f 74 20 69 6e 68 69 62 69 74 20 6f 70 65 72 61 74 69 6f ┆on. OE does not inhibit operatio┆
0x3320…3340 6e 20 6f 66 20 74 68 65 20 43 50 43 43 20 0a 19 87 81 80 68 6f 77 65 76 65 72 2c 20 74 68 65 20 ┆n of the CPCC however, the ┆
0x3340…3360 70 72 65 80 76 69 6f 75 73 6c 79 20 6f 76 65 72 72 75 6e 20 63 68 61 72 61 63 74 65 72 20 69 73 ┆pre viously overrun character is┆
0x3360…3380 20 6c 6f 73 74 2e 0d 0a 0d 0a b0 46 45 f0 20 20 20 20 20 84 54 68 65 20 46 72 61 6d 69 6e 67 20 ┆ lost. FE The Framing ┆
0x3380…33a0 45 72 72 6f 72 20 66 6c 61 67 20 69 73 20 73 65 74 20 77 68 65 6e 20 61 20 76 61 6c 69 64 20 53 ┆Error flag is set when a valid S┆
0x33a0…33c0 74 6f 70 20 62 69 74 20 0a 19 87 81 80 69 73 20 6e 6f 74 20 64 65 74 65 63 80 74 65 64 20 61 74 ┆top bit is not detec ted at┆
0x33c0…33e0 20 74 68 65 20 65 6e 64 20 6f 66 20 65 76 65 72 79 20 63 68 61 72 61 63 74 65 72 2e 20 49 74 20 ┆ the end of every character. It ┆
0x33e0…3400 69 73 20 0a 19 87 81 80 72 65 73 65 74 20 62 79 20 74 68 65 20 65 72 20 62 69 74 20 6f 66 20 74 ┆is reset by the er bit of t┆
0x3400…3420 (26,) 68 65 20 43 6f 6d 6d 61 6e 64 20 49 6e 73 74 72 75 63 74 69 6f 6e 2e 20 46 45 20 0a 19 87 81 80 ┆he Command Instruction. FE ┆
0x3420…3440 64 6f 65 73 20 6e 6f 74 20 69 6e 68 69 62 69 74 20 74 68 65 20 6f 70 65 72 61 74 69 6f 6e 20 6f ┆does not inhibit the operation o┆
0x3440…3460 66 20 74 68 65 20 43 50 43 43 2c 20 62 75 74 20 74 68 65 20 0a 19 87 81 80 66 72 61 6d 65 20 63 ┆f the CPCC, but the frame c┆
0x3460…3480 6f 6e 74 61 69 6e 69 6e 67 20 74 68 65 20 66 72 61 6d 69 6e 67 20 65 72 72 6f 72 20 69 73 20 6c ┆ontaining the framing error is l┆
0x3480…34a0 6f 73 74 2e 0d 0a 0d 0a b0 58 20 2c 58 20 20 20 f0 54 68 65 73 65 20 62 69 74 20 63 6f 6e 74 61 ┆ost. X ,X These bit conta┆
0x34a0…34c0 69 6e 73 20 74 68 65 20 76 61 6c 75 65 73 20 6f 66 20 74 68 65 20 64 6f 6e 27 74 20 63 61 72 65 ┆ins the values of the don't care┆
0x34c0…34e0 20 62 69 74 73 20 0d 0a 81 b0 20 30 20 20 31 20 f0 20 82 69 6e 20 74 68 65 20 41 64 64 72 65 73 ┆ bits 0 1 in the Addres┆
0x34e0…3500 73 20 48 65 61 64 65 72 20 6f 66 20 74 68 65 20 70 72 6f 74 6f 63 6f 6c 2c 20 61 6e 64 20 63 68 ┆s Header of the protocol, and ch┆
0x3500…3520 61 6e 67 65 73 20 0d 0a 20 20 20 20 20 20 20 84 76 61 6c 75 65 20 6a 75 73 74 20 70 72 69 6f 72 ┆anges value just prior┆
0x3520…3540 20 74 6f 20 52 78 52 44 59 20 64 65 70 65 6e 64 65 6e 74 20 6f 66 20 74 68 65 20 72 65 63 65 69 ┆ to RxRDY dependent of the recei┆
0x3540…3560 76 65 64 20 0a 19 87 80 80 66 72 61 6d 65 2e 20 54 68 65 73 65 20 62 69 74 73 20 69 73 20 69 64 ┆ved frame. These bits is id┆
0x3560…357d 65 6e 74 69 63 61 6c 20 74 6f 20 74 68 65 20 6f 75 74 70 75 74 20 70 69 6e 73 2e 0d 0a ┆entical to the output pins. ┆
0x357d…3580 FormFeed {
0x357d…3580 0c 83 b9 ┆ ┆
0x357d…3580 }
0x3580…35a0 0a b0 a1 b0 a1 33 2e 20 4d 41 53 54 45 52 20 4d 4f 44 45 20 43 4f 4e 46 49 47 55 52 41 54 49 4f ┆ 3. MASTER MODE CONFIGURATIO┆
0x35a0…35c0 4e 0d 0a 0d 0a 57 68 65 6e 20 4d 61 73 74 65 72 20 4d 6f 64 65 20 68 61 73 20 62 65 65 6e 20 73 ┆N When Master Mode has been s┆
0x35c0…35e0 65 6c 65 63 74 65 64 20 28 4d 2f 2d 2c 53 20 70 69 6e 20 69 73 20 68 69 67 68 29 20 74 68 65 20 ┆elected (M/-,S pin is high) the ┆
0x35e0…3600 0a 43 50 43 43 20 74 79 70 69 63 61 6c 6c 79 20 68 61 73 20 74 6f 20 52 75 6e 20 61 6c 6c 6d 6f ┆ CPCC typically has to Run allmo┆
0x3600…3620 (27,) 73 74 20 66 75 6c 6c 20 73 70 65 65 64 20 73 69 6e 63 65 20 69 74 20 68 61 73 20 74 6f 20 0a 73 ┆st full speed since it has to s┆
0x3620…3640 75 70 70 6f 72 74 20 75 70 20 74 6f 20 33 32 20 73 6c 61 76 65 73 20 61 6e 64 20 74 68 65 72 65 ┆upport up to 32 slaves and there┆
0x3640…3660 66 6f 72 65 20 61 20 63 6c 6f 73 65 20 63 6f 72 72 65 6c 61 74 69 6f 6e 20 74 6f 20 0a 61 20 43 ┆fore a close correlation to a C┆
0x3660…3680 50 55 20 77 69 6c 6c 20 62 65 20 6e 65 63 65 73 73 61 72 79 2e 0d 0a 0d 0a 0d 0a b0 a1 33 2e 31 ┆PU will be necessary. 3.1┆
0x3680…36a0 20 49 6e 69 74 69 61 6c 69 7a 69 6e 67 0d 0a 0d 0a 53 69 6e 63 65 20 74 68 65 20 61 6e 73 77 65 ┆ Initializing Since the answe┆
0x36a0…36c0 72 73 20 66 72 6f 6d 20 74 68 65 20 73 6c 61 76 65 73 20 63 6f 6e 74 61 69 6e 73 20 6f 6e 6c 79 ┆rs from the slaves contains only┆
0x36c0…36e0 20 61 20 64 61 74 61 20 62 79 74 65 2c 20 0a 74 68 65 20 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 ┆ a data byte, the Control regis┆
0x36e0…3700 74 65 72 73 20 41 20 61 6e 64 20 42 20 68 61 73 20 6f 6e 6c 79 20 74 6f 20 62 65 20 69 6e 69 74 ┆ters A and B has only to be init┆
0x3700…3720 69 61 6c 69 7a 61 65 64 20 69 6e 20 0a 74 68 65 20 6d 61 74 74 65 72 20 6f 66 20 43 43 45 4e 2c ┆ializaed in the matter of CCEN,┆
0x3720…3740 20 54 58 45 4e 20 61 6e 64 20 52 78 45 4e 2e 20 43 43 45 4e 20 6d 75 73 74 20 62 65 20 68 69 67 ┆ TXEN and RxEN. CCEN must be hig┆
0x3740…3760 68 20 62 65 66 6f 72 65 20 0a 74 68 65 20 41 64 64 72 65 73 73 20 68 65 61 64 65 72 20 62 79 74 ┆h before the Address header byt┆
0x3760…3780 65 20 69 73 20 77 72 69 74 74 65 6e 20 74 6f 20 74 68 65 20 54 78 2d 72 65 67 69 73 74 65 72 0d ┆e is written to the Tx-register ┆
0x3780…37a0 0a 0d 0a 0d 0a b0 a1 33 2e 32 20 52 75 6e 6e 69 6e 67 0d 0a 0d 0a 57 68 65 6e 20 74 68 65 20 43 ┆ 3.2 Running When the C┆
0x37a0…37c0 50 43 43 20 69 73 20 69 6e 69 74 69 61 6c 69 7a 65 64 20 74 68 65 20 54 72 61 6e 73 6d 69 73 73 ┆PCC is initialized the Transmiss┆
0x37c0…37e0 69 6f 6e 20 63 61 6e 20 62 65 20 73 74 61 72 80 0a 74 65 64 2e 20 54 6f 20 74 72 61 6e 73 6d 69 ┆ion can be star ted. To transmi┆
0x37e0…3800 74 20 61 20 66 75 6c 6c 20 66 72 61 6d 65 20 63 6f 6e 74 61 69 6e 69 6e 67 20 64 61 74 61 2c 20 ┆t a full frame containing data, ┆
0x3800…3820 (28,) 74 68 65 20 64 61 74 61 20 6d 75 73 74 20 0a 62 65 20 77 72 69 74 74 65 6e 20 69 6e 74 6f 20 74 ┆the data must be written into t┆
0x3820…3840 68 65 20 4d 61 73 74 65 72 20 54 78 2d 72 65 67 69 73 74 65 72 20 70 72 69 6f 72 20 74 6f 20 74 ┆he Master Tx-register prior to t┆
0x3840…3860 68 65 20 41 64 64 72 65 73 73 20 0a 68 65 61 64 65 72 20 77 68 69 63 68 20 69 73 20 77 72 69 74 ┆he Address header which is writ┆
0x3860…3880 74 65 6e 20 69 6e 74 6f 20 74 68 65 20 54 78 2d 72 65 67 69 73 74 65 72 2e 20 42 65 74 77 65 65 ┆ten into the Tx-register. Betwee┆
0x3880…38a0 6e 20 32 20 61 6e 64 20 0a 31 30 20 74 43 59 20 61 66 74 65 72 20 74 68 65 20 41 64 64 72 65 73 ┆n 2 and 10 tCY after the Addres┆
0x38a0…38c0 73 20 68 65 61 64 65 72 20 68 61 73 20 62 65 65 6e 20 77 72 69 74 74 65 6e 20 74 6f 20 74 68 65 ┆s header has been written to the┆
0x38c0…38e0 20 54 78 2d 0a 72 65 67 69 73 74 65 72 20 74 68 65 20 74 72 61 6e 73 6d 69 73 73 69 6f 6e 20 6f ┆ Tx- register the transmission o┆
0x38e0…3900 6e 20 74 68 65 20 6c 69 6e 65 20 77 69 6c 6c 20 62 65 67 69 6e 2e 20 54 68 65 20 72 65 63 65 70 ┆n the line will begin. The recep┆
0x3900…3920 80 0a 74 69 6f 6e 20 6f 66 20 74 68 65 20 61 6e 73 77 65 72 20 66 72 6f 6d 20 74 68 65 20 73 6c ┆ tion of the answer from the sl┆
0x3920…3940 61 76 65 20 69 73 20 61 75 74 6f 6d 61 74 69 63 61 6c 6c 79 20 69 6e 69 74 69 61 74 65 64 20 0a ┆ave is automatically initiated ┆
0x3940…3960 61 66 74 65 72 20 74 68 65 20 74 72 61 6e 73 6d 69 73 73 69 6f 6e 20 62 75 74 20 69 66 20 61 20 ┆after the transmission but if a ┆
0x3960…3980 74 69 6d 65 6f 75 74 20 67 65 6e 65 72 61 74 6f 72 20 74 6f 20 77 61 74 63 68 20 0a 74 68 65 20 ┆timeout generator to watch the ┆
0x3980…39a0 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 69 73 20 6e 65 63 65 73 73 61 72 79 20 69 74 20 68 61 ┆communication is necessary it ha┆
0x39a0…39c0 73 20 74 6f 20 62 65 20 69 6d 70 6c 65 6d 65 6e 74 65 64 20 0a 65 6c 73 65 77 68 65 72 65 20 28 ┆s to be implemented elsewhere (┆
0x39c0…39e0 61 74 20 74 68 65 20 43 50 55 29 2e 20 57 68 65 6e 20 61 20 70 72 6f 70 65 72 20 72 65 63 65 70 ┆at the CPU). When a proper recep┆
0x39e0…3a00 74 69 6f 6e 20 68 61 73 20 62 65 65 6e 20 6d 61 80 0a 64 65 2c 20 74 68 65 20 52 78 52 44 59 20 ┆tion has been ma de, the RxRDY ┆
0x3a00…3a20 (29,) 69 73 20 61 73 73 65 72 74 65 64 2e 20 49 66 20 74 68 65 20 61 6e 73 77 65 72 20 63 6f 6e 74 61 ┆is asserted. If the answer conta┆
0x3a20…3a40 69 6e 73 20 64 61 74 61 2c 20 74 68 65 20 0a 54 78 52 44 59 20 69 73 20 6c 65 66 74 20 61 74 20 ┆ins data, the TxRDY is left at ┆
0x3a40…3a60 7a 65 72 6f 2e 20 49 66 20 74 68 65 72 65 20 69 73 20 6e 6f 20 64 61 74 61 20 74 68 65 20 54 78 ┆zero. If there is no data the Tx┆
0x3a60…3a80 52 44 59 20 69 73 20 61 73 80 0a 73 65 72 74 65 64 20 74 6f 67 65 74 68 65 72 20 77 69 74 68 20 ┆RDY is as serted together with ┆
0x3a80…3aa0 74 68 65 20 52 78 52 44 59 20 61 6e 64 20 77 69 6c 6c 20 62 65 20 63 6c 65 61 72 65 64 20 62 79 ┆the RxRDY and will be cleared by┆
0x3aa0…3ac0 20 61 20 0a 77 72 69 74 69 6e 67 20 74 6f 20 74 68 65 20 54 78 2d 72 65 67 69 73 74 65 72 2e 0d ┆ a writing to the Tx-register. ┆
0x3ac0…3ac1 0a ┆ ┆
0x3ac1…3ac4 FormFeed {
0x3ac1…3ac4 0c 82 a0 ┆ ┆
0x3ac1…3ac4 }
0x3ac4…3ae0 0a b0 a1 34 2e 20 53 4c 41 56 45 20 4d 4f 44 45 20 43 4f 4e 46 49 47 55 52 41 54 49 ┆ 4. SLAVE MODE CONFIGURATI┆
0x3ae0…3b00 4f 4e 0d 0a 0d 0a 57 68 65 6e 20 74 68 65 20 53 6c 61 76 65 20 4d 6f 64 65 20 68 61 73 20 62 65 ┆ON When the Slave Mode has be┆
0x3b00…3b20 65 6e 20 53 65 6c 65 63 74 65 64 20 28 4d 2f 2d 2c 53 20 70 69 6e 20 69 73 20 6c 6f 77 29 20 74 ┆en Selected (M/-,S pin is low) t┆
0x3b20…3b40 68 65 20 0a 43 50 43 43 20 74 79 70 69 63 61 6c 6c 79 20 72 75 6e 73 20 69 6e 20 61 20 73 79 73 ┆he CPCC typically runs in a sys┆
0x3b40…3b60 74 65 6d 20 77 69 74 68 20 6d 61 6e 79 20 70 65 72 69 70 68 65 72 61 6c 73 20 74 6f 20 62 65 20 ┆tem with many peripherals to be ┆
0x3b60…3b80 0a 73 65 72 76 69 63 65 64 20 62 79 20 74 68 65 20 73 61 6d 65 20 43 50 55 2e 20 54 68 65 72 65 ┆ serviced by the same CPU. There┆
0x3b80…3ba0 66 6f 72 65 20 74 68 65 20 52 78 52 44 59 20 61 6e 64 20 54 78 52 44 59 20 70 69 6e 73 20 0a 68 ┆fore the RxRDY and TxRDY pins h┆
0x3ba0…3bc0 61 73 20 62 65 65 6e 20 69 6d 70 6c 65 6d 65 6e 74 65 64 20 74 6f 20 67 69 76 65 20 74 68 65 20 ┆as been implemented to give the ┆
0x3bc0…3be0 61 62 69 6c 69 74 79 20 6f 66 20 6d 61 6b 69 6e 67 20 61 20 63 6c 65 61 6e 20 0a 69 6e 74 65 72 ┆ability of making a clean inter┆
0x3be0…3c00 72 75 70 74 20 69 6e 74 65 72 66 61 63 65 2e 0d 0a 0d 0a 0d 0a b0 a1 34 2e 31 20 49 6e 69 74 69 ┆rupt interface. 4.1 Initi┆
0x3c00…3c20 (30,) 61 6c 69 7a 69 6e 67 0d 0a 0d 0a 50 72 69 6f 72 20 74 6f 20 6f 70 65 72 61 74 69 6f 6e 20 74 68 ┆alizing Prior to operation th┆
0x3c20…3c40 65 20 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 73 20 6d 75 73 74 20 62 65 20 69 6e 69 74 ┆e Control registers must be init┆
0x3c40…3c60 69 61 6c 69 80 0a 7a 65 64 2e 20 54 68 65 20 53 54 53 54 20 62 69 74 20 6f 66 20 43 6f 6e 74 72 ┆iali zed. The STST bit of Contr┆
0x3c60…3c80 6f 6c 20 72 65 67 69 73 74 65 72 20 42 20 6d 75 73 74 20 62 65 20 6c 6f 77 20 61 6e 64 20 74 68 ┆ol register B must be low and th┆
0x3c80…3ca0 65 20 0a 42 52 45 4e 20 6d 75 73 74 20 62 65 20 6c 6f 77 20 75 6e 6c 65 73 73 20 42 72 6f 61 64 ┆e BREN must be low unless Broad┆
0x3ca0…3cc0 63 61 73 74 20 6f 70 74 69 6f 6e 20 69 73 20 63 68 6f 73 65 6e 20 28 65 78 70 6c 61 69 80 0a 6e ┆cast option is chosen (explai n┆
0x3cc0…3ce0 65 64 20 62 65 6c 6f 77 29 2e 20 49 66 20 74 68 65 20 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 ┆ed below). If the Control regist┆
0x3ce0…3d00 65 72 20 41 20 69 73 20 6c 6f 61 64 65 64 20 61 66 74 65 72 20 74 68 65 20 42 20 0a 72 65 67 69 ┆er A is loaded after the B regi┆
0x3d00…3d20 73 74 65 72 2c 20 74 68 65 20 43 43 45 4e 20 6d 61 79 20 62 65 20 6d 61 64 65 20 68 69 67 68 20 ┆ster, the CCEN may be made high ┆
0x3d20…3d40 74 6f 67 65 74 68 65 72 20 77 69 74 68 20 74 68 65 20 77 72 69 80 0a 74 69 6e 67 20 6f 66 20 74 ┆together with the wri ting of t┆
0x3d40…3d60 68 65 20 64 65 76 69 63 65 20 61 64 64 72 65 73 73 2c 20 52 78 45 4e 20 61 6e 64 20 54 78 45 4e ┆he device address, RxEN and TxEN┆
0x3d60…3d80 2c 20 74 68 65 20 72 65 63 65 70 74 69 6f 6e 20 0a 77 69 6c 6c 20 62 65 20 69 6e 69 74 69 61 74 ┆, the reception will be initiat┆
0x3d80…3da0 65 64 20 75 70 6f 6e 20 43 43 45 4e 20 68 69 67 68 2e 0d 0a 0d 0a 0d 0a b0 a1 34 2e 32 20 52 75 ┆ed upon CCEN high. 4.2 Ru┆
0x3da0…3dc0 6e 6e 69 6e 67 0d 0a 0d 0a 57 68 65 6e 20 74 68 65 20 43 50 43 43 20 69 73 20 69 6e 69 74 69 61 ┆nning When the CPCC is initia┆
0x3dc0…3de0 74 65 64 20 61 6e 64 20 43 43 45 4e 20 69 73 20 68 69 67 68 20 74 68 65 20 52 65 63 65 70 74 69 ┆ted and CCEN is high the Recepti┆
0x3de0…3e00 6f 6e 20 69 73 20 0a 65 6e 61 62 6c 65 64 20 61 6e 64 20 75 70 6f 6e 20 72 65 63 65 70 74 69 6f ┆on is enabled and upon receptio┆
0x3e00…3e20 (31,) 6e 20 6f 66 20 61 20 66 72 61 6d 65 20 66 6f 72 20 74 68 65 20 64 65 76 69 63 65 2c 20 74 68 65 ┆n of a frame for the device, the┆
0x3e20…3e40 20 0a 74 72 61 6e 73 6d 69 73 73 69 6f 6e 20 69 73 20 69 6e 69 74 69 61 74 65 64 20 65 69 74 68 ┆ transmission is initiated eith┆
0x3e40…3e60 65 72 20 77 69 74 68 20 74 68 65 20 70 72 65 76 69 6f 75 73 6c 79 20 6c 6f 61 64 65 64 20 0a 64 ┆er with the previously loaded d┆
0x3e60…3e80 61 74 61 20 62 79 74 65 20 6f 72 20 77 69 74 68 20 74 68 65 20 22 6e 6f 20 64 61 74 61 22 20 61 ┆ata byte or with the "no data" a┆
0x3e80…3ea0 6e 73 77 65 72 2e 20 55 70 6f 6e 20 72 65 63 65 70 74 69 6f 6e 20 6f 66 20 61 20 0a 76 61 6c 69 ┆nswer. Upon reception of a vali┆
0x3ea0…3ec0 64 20 66 72 61 6d 65 20 77 69 74 68 20 61 20 64 61 74 61 20 62 79 74 65 20 74 68 65 20 52 78 52 ┆d frame with a data byte the RxR┆
0x3ec0…3ee0 44 59 20 69 73 20 61 73 73 65 72 74 65 64 20 61 6e 64 20 75 70 6f 6e 20 0a 6c 6f 61 64 20 6f 66 ┆DY is asserted and upon load of┆
0x3ee0…3f00 20 61 20 62 79 74 65 20 74 6f 20 62 65 20 74 72 61 6e 73 6d 69 74 74 65 64 20 54 78 52 44 59 20 ┆ a byte to be transmitted TxRDY ┆
0x3f00…3f20 69 73 20 61 73 73 65 72 74 65 64 2e 20 42 6f 74 68 20 0a 52 78 52 44 59 20 61 6e 64 20 54 78 52 ┆is asserted. Both RxRDY and TxR┆
0x3f20…3f40 44 59 20 61 72 65 20 63 6c 65 61 72 65 64 20 62 79 20 74 68 65 20 6c 65 61 64 69 6e 67 20 65 64 ┆DY are cleared by the leading ed┆
0x3f40…3f60 67 65 20 6f 66 20 72 65 61 64 20 66 72 6f 6d 20 0a 74 68 65 20 52 78 2d 72 65 67 69 73 74 65 72 ┆ge of read from the Rx-register┆
0x3f60…3f80 20 61 6e 64 20 77 72 69 74 65 20 74 6f 20 74 68 65 20 54 78 2d 72 65 67 69 73 74 65 72 20 72 65 ┆ and write to the Tx-register re┆
0x3f80…3fa0 73 70 65 63 74 69 76 65 6c 79 2e 0d 0a 0d 0a 0d 0a b0 a1 34 2e 33 20 42 72 6f 61 64 63 61 73 74 ┆spectively. 4.3 Broadcast┆
0x3fa0…3fc0 20 4f 70 74 69 6f 6e 73 0d 0a 0d 0a 49 66 20 42 52 45 4e 20 69 73 20 73 65 74 20 74 6f 20 68 69 ┆ Options If BREN is set to hi┆
0x3fc0…3fe0 67 68 20 6c 65 76 65 6c 20 64 75 72 69 6e 67 20 49 6e 69 74 69 61 6c 69 7a 61 74 69 6f 6e 20 74 ┆gh level during Initialization t┆
0x3fe0…4000 68 65 20 0a 42 72 6f 61 64 63 61 73 74 20 52 65 63 6f 67 6e 69 74 69 6f 6e 20 41 64 64 72 65 73 ┆he Broadcast Recognition Addres┆
0x4000…4020 (32,) 73 20 74 6f 6f 20 68 61 73 20 74 6f 20 62 65 20 6c 6f 61 64 65 64 20 74 6f 20 74 68 65 20 0a 43 ┆s too has to be loaded to the C┆
0x4020…4040 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 20 42 2e 20 49 66 20 74 68 69 73 20 42 72 6f 61 64 ┆ontrol register B. If this Broad┆
0x4040…4060 63 61 73 74 20 61 64 64 72 65 73 73 20 69 73 20 72 65 63 6f 67 6e 69 7a 65 64 20 0a 61 6e 64 20 ┆cast address is recognized and ┆
0x4060…4080 66 6f 6c 6c 6f 77 65 64 20 62 79 20 61 20 64 61 74 61 20 62 79 74 65 20 64 75 72 69 6e 67 20 74 ┆followed by a data byte during t┆
0x4080…40a0 68 65 20 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 6f 6e 20 74 68 65 20 0a 6c 69 6e 65 2c 20 52 ┆he communication on the line, R┆
0x40a0…40c0 78 52 44 59 20 69 73 20 61 73 73 65 72 74 65 64 20 74 6f 67 65 74 68 65 72 20 77 69 74 68 20 42 ┆xRDY is asserted together with B┆
0x40c0…40e0 52 43 20 74 6f 20 69 6e 64 69 63 61 74 65 20 74 68 61 74 20 0a 74 68 65 20 64 61 74 61 20 62 79 ┆RC to indicate that the data by┆
0x40e0…4100 74 65 20 68 61 73 20 62 65 65 6e 20 72 65 63 65 69 76 65 64 20 76 69 61 20 74 68 65 20 42 72 6f ┆te has been received via the Bro┆
0x4100…4120 61 64 63 61 73 74 20 41 64 64 72 65 73 73 2e 20 0a 4e 6f 20 54 72 61 6e 73 6d 69 73 73 69 6f 6e ┆adcast Address. No Transmission┆
0x4120…4140 20 61 72 65 20 69 6e 69 74 69 61 74 65 64 20 75 70 6f 6e 20 72 65 63 65 70 74 69 6f 6e 20 6f 66 ┆ are initiated upon reception of┆
0x4140…415a 20 61 20 62 72 6f 61 64 63 61 73 74 20 0a 66 72 61 6d 65 2e 0d 0a 0d 0a 0d 0a ┆ a broadcast frame. ┆
0x415a…415d FormFeed {
0x415a…415d 0c 83 8c ┆ ┆
0x415a…415d }
0x415d…4160 0a b0 a1 ┆ ┆
0x4160…4180 35 2e 20 53 45 4c 46 54 45 53 54 20 4d 4f 44 45 20 43 4f 4e 46 49 47 55 52 41 54 49 4f 4e 0d 0a ┆5. SELFTEST MODE CONFIGURATION ┆
0x4180…41a0 0d 0a 54 68 69 73 20 4d 6f 64 65 20 68 61 76 65 20 62 65 65 6e 20 69 6d 70 6c 65 6d 65 6e 74 65 ┆ This Mode have been implemente┆
0x41a0…41c0 64 20 74 6f 20 67 61 69 6e 20 74 68 65 20 61 62 69 6c 69 74 79 20 74 6f 20 68 61 76 65 20 0a 74 ┆d to gain the ability to have t┆
0x41c0…41e0 68 65 20 43 50 43 43 20 61 6e 64 20 73 75 72 72 6f 75 6e 64 65 64 20 63 69 72 63 75 69 74 72 79 ┆he CPCC and surrounded circuitry┆
0x41e0…4200 20 74 6f 20 74 65 73 74 20 69 74 20 73 65 6c 66 2e 20 54 6f 20 64 6f 20 0a 74 68 69 73 20 74 68 ┆ to test it self. To do this th┆
0x4200…4220 (33,) 65 20 43 50 43 43 20 6d 75 73 74 20 6e 6f 74 20 62 65 20 61 74 74 61 63 68 65 64 20 74 6f 20 61 ┆e CPCC must not be attached to a┆
0x4220…4240 6e 79 20 61 63 74 69 76 65 20 43 69 72 63 75 69 74 20 49 49 20 0a 6c 69 6e 65 20 73 69 6e 63 65 ┆ny active Circuit II line since┆
0x4240…4260 20 74 68 65 20 66 6f 72 6d 61 74 20 6f 66 20 74 68 65 20 73 65 6c 66 74 65 73 74 20 66 72 61 6d ┆ the format of the selftest fram┆
0x4260…4280 65 73 20 74 72 61 6e 73 6d 69 74 74 65 64 20 62 79 20 0a 74 68 65 20 64 65 76 69 63 65 20 75 6e ┆es transmitted by the device un┆
0x4280…42a0 64 65 72 20 74 65 73 74 20 74 6f 20 74 68 65 20 6c 69 6e 65 20 77 6f 75 6c 64 20 76 69 6f 6c 61 ┆der test to the line would viola┆
0x42a0…42c0 74 65 20 61 6c 6c 20 6f 74 68 65 72 20 0a 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 6f 6e 20 74 ┆te all other communication on t┆
0x42c0…42e0 68 65 20 6c 69 6e 65 2e 20 54 68 65 20 73 65 6c 66 74 65 73 74 20 66 75 6e 63 74 69 6f 6e 20 69 ┆he line. The selftest function i┆
0x42e0…4300 73 20 6d 65 72 65 6c 79 20 0a 61 6e 20 65 63 68 6f 69 6e 67 20 6f 66 20 74 72 61 6e 73 6d 69 74 ┆s merely an echoing of transmit┆
0x4300…4320 74 65 64 20 64 61 74 61 20 76 69 61 20 74 68 65 20 6c 69 6e 65 20 74 72 61 6e 73 66 6f 72 6d 65 ┆ted data via the line transforme┆
0x4320…4340 72 20 74 6f 20 0a 74 68 65 20 52 65 63 65 69 76 65 20 62 75 66 66 65 72 20 6f 66 20 74 68 65 20 ┆r to the Receive buffer of the ┆
0x4340…4360 43 50 43 43 2e 20 41 6c 6c 20 73 74 61 74 75 73 20 69 6e 66 6f 72 6d 61 74 69 6f 6e 69 73 20 61 ┆CPCC. All status informationis a┆
0x4360…4380 63 80 0a 74 69 76 65 20 64 75 72 69 6e 67 20 74 68 69 73 20 6d 6f 64 65 20 61 73 20 77 65 6c 6c ┆c tive during this mode as well┆
0x4380…43a0 20 61 73 20 74 68 65 20 69 6e 74 65 72 72 75 70 74 20 67 65 6e 65 72 61 74 69 6f 6e 2e 0d 0a 0d ┆ as the interrupt generation. ┆
0x43a0…43c0 0a 0d 0a b0 a1 35 2e 31 20 49 6e 69 74 69 61 6c 69 7a 69 6e 67 0d 0a 0d 0a 53 69 6e 63 65 20 6e ┆ 5.1 Initializing Since n┆
0x43c0…43e0 6f 20 41 64 64 72 65 73 73 20 68 65 61 64 65 72 20 69 73 20 6e 65 63 65 73 73 61 72 79 2c 20 43 ┆o Address header is necessary, C┆
0x43e0…4400 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 20 41 20 61 6e 64 20 0a 42 20 61 72 65 20 6f 6e 6c ┆ontrol register A and B are onl┆
0x4400…4420 (34,) 79 20 74 6f 20 62 65 20 69 6e 69 74 69 61 6c 69 7a 65 64 20 69 6e 20 74 68 65 20 6d 61 74 74 65 ┆y to be initialized in the matte┆
0x4420…4440 72 20 6f 66 20 52 78 45 4e 2c 20 54 78 45 4e 2c 20 0a 53 54 53 54 20 28 53 54 53 54 3d 22 31 22 ┆r of RxEN, TxEN, STST (STST="1"┆
0x4440…4460 29 20 61 6e 64 20 43 43 45 4e 2e 20 4d 2f 2d 2c 53 20 6d 75 73 74 20 62 65 20 68 65 6c 64 20 6c ┆) and CCEN. M/-,S must be held l┆
0x4460…4480 6f 77 2e 0d 0a 0d 0a 0d 0a b0 a1 35 2e 32 20 52 75 6e 6e 69 6e 67 0d 0a 0d 0a 54 6f 20 69 6e 69 ┆ow. 5.2 Running To ini┆
0x4480…44a0 74 69 61 74 65 20 43 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 64 61 74 61 20 6d 75 73 74 20 62 65 ┆tiate Communication data must be┆
0x44a0…44c0 20 77 72 69 74 74 65 6e 20 74 6f 20 74 68 65 20 54 78 2d 72 65 80 0a 67 69 73 74 65 72 2c 20 62 ┆ written to the Tx-re gister, b┆
0x44c0…44e0 75 74 20 62 79 20 75 73 69 6e 67 20 54 78 52 44 59 20 61 6e 64 20 52 78 52 44 59 2c 20 72 75 6e ┆ut by using TxRDY and RxRDY, run┆
0x44e0…4500 6e 69 6e 67 20 74 68 65 20 73 65 6c 66 74 65 73 74 20 0a 77 69 6c 6c 20 62 65 20 73 69 6d 69 6c ┆ning the selftest will be simil┆
0x4500…4520 61 72 20 74 6f 20 74 68 65 20 53 6c 61 76 65 20 6d 6f 64 65 20 77 68 65 6e 20 6f 6e 6c 79 20 72 ┆ar to the Slave mode when only r┆
0x4520…4540 65 6d 65 6d 62 65 72 69 6e 67 20 74 68 61 74 20 0a 6e 6f 74 68 69 6e 67 20 69 73 20 72 65 63 65 ┆emembering that nothing is rece┆
0x4540…4560 69 76 65 64 20 75 6e 6c 65 73 73 20 64 61 74 61 20 69 73 20 77 72 69 74 74 65 6e 20 74 6f 20 74 ┆ived unless data is written to t┆
0x4560…4575 68 65 20 54 78 2d 72 65 67 69 73 80 0a 74 65 72 2e 0d 0a 0d 0a ┆he Tx-regis ter. ┆
0x4575…4578 FormFeed {
0x4575…4578 0c 81 fc ┆ ┆
0x4575…4578 }
0x4578…4580 0a b0 a1 36 2e 20 41 42 ┆ 6. AB┆
0x4580…459a 53 4f 4c 55 54 45 20 4d 41 58 49 4d 55 4d 20 52 41 54 49 4e 47 53 0d 0a 0d 0a ┆SOLUTE MAXIMUM RATINGS ┆
0x459a…459d FormFeed {
0x459a…459d 0c 80 92 ┆ ┆
0x459a…459d }
0x459d…45a0 0a b0 a1 ┆ ┆
0x45a0…45c0 37 2e 20 44 43 20 43 48 41 52 41 43 54 45 52 49 53 54 49 43 53 0d 0a 0d 0a 54 2e 42 2e 44 2e 0d ┆7. DC CHARACTERISTICS T.B.D. ┆
0x45c0…45c3 0a 0d 0a ┆ ┆
0x45c3…45c6 FormFeed {
0x45c3…45c6 0c 80 a4 ┆ ┆
0x45c3…45c6 }
0x45c6…45e0 0a b0 a1 38 2e 20 41 43 20 43 48 41 52 41 43 54 45 52 49 53 54 49 43 53 0d 0a ┆ 8. AC CHARACTERISTICS ┆
0x45e0…45ea 0d 0a 54 2e 42 2e 44 2e 0d 0a ┆ T.B.D. ┆
0x45ea…45ed FormFeed {
0x45ea…45ed 0c 80 9b ┆ ┆
0x45ea…45ed }
0x45ed…4600 0a 0d 0a 1a 1a 64 65 2c 20 74 68 65 20 52 78 52 44 59 20 ┆ de, the RxRDY ┆