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Types: RcTekst
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┆b0┆┆a1┆┆f0┆┆e1┆┆06┆i↲
↲
┆b0┆┆a1┆TABLE OF CONTENTS┆05┆PAGE↲
↲
1. INTRODUCTION ....................................... 1↲
↲
2. FUNCTIONAL DESCRIPTION ............................. 2↲
2.1 Block Diagram ................................. 2↲
2.2 Pin Out ....................................... 3↲
2.3 Pin Designation ............................... 4↲
2.4 Register Addressing ........................... 7↲
2.5 Register Definitions .......................... 7↲
2.5.1 Control Register ....................... 7↲
2.5.2 Transmit Register ...................... 8↲
2.5.3 Receive Register ....................... 8↲
↲
3. CONFIGURATION ...................................... 9↲
3.1 Initializing .................................. 9↲
3.2 Running ....................................... 9↲
════════════════════════════════════════════════════════════════════════
↓
┆06┆ii↲
↲
════════════════════════════════════════════════════════════════════════
↓
════════════════════════════════════════════════════════════════════════
↓
┆14┆┆b3┆┆06┆┆0b┆↲
↲
┆b0┆┆a1┆1. INTRODUCTION↲
↲
The Circuit II Protocol Communications (CPC551) is ↓
made as a peripheral device to interface be┄tween a CPU and ↓
the CIRCUIT II protocol developed by RC. This character ↓
oriented protocol is based on a polling mas┄ter and up to 32 ↓
slaves with the data transfer only between the Mas┄ter and ↓
one Slave device at a time. ↲
↲
The CPC551 is made as a satellite PCB solution used as back ↓
up PCB solution for the CPCC gate array within RC45 ↓
Terminals. The PCB in- and outputs are fet through a 28 pin ↓
socket adapter to make it possible to interchange CPC551 and ↓
CPCC without any change of surrounding hardware.↲
↲
Additional litterature:↲
╞ Circuit II Reference Manual 44-RT2157↲
CPCC General Description 99-1 09964↲
════════════════════════════════════════════════════════════════════════
↓
↲
┆b0┆┆a1┆2. FUNCTIONAL DESCRIPTION↲
↲
┆b0┆┆a1┆2.1 Block Diagram↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.2 Pin Out↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.3 Pin Designation↲
↲
┆a1┆Mnemonic Pin no Type Name and Function┆05┆↲
↲
┆b0┆D0..D7┆f0┆ 1-8 I/O ┆84┆This 3-state bidirectional 8 bit ↓
┆19┆┆9b┆┆81┆┄buffer is used to interface to ↓
┆19┆┆9b┆┆81┆┄the Control-, Data- and Statusre┄┄↓
┆19┆┆9b┆┆81┆┄gister.↲
↲
┆b0┆-,RD┆f0┆ 9 I ┆84┆A "low" on this input informs the ↓
┆19┆┆9b┆┆81┆┄CPCC that the CPU is reading data ↓
┆19┆┆9b┆┆81┆┄or status informations from the ↓
┆19┆┆9b┆┆81┆┄CPCC.↲
↲
┆b0┆-,WR┆f0┆ 10 I ┆84┆A "low" on this input informs the ↓
┆19┆┆9b┆┆81┆┄CPCC that the CPU is writing Con┄↓
┆19┆┆9b┆┆81┆┄trol or Data informations to the ↓
┆19┆┆9b┆┆81┆┄CPCC.↲
↲
┆b0┆-,CS┆f0┆ 11 I ┆84┆A "low" on this input selects the ↓
┆19┆┆9b┆┆81┆┄CPCC. No reading or writing will ↓
┆19┆┆9b┆┆81┆┄occur unless the device is selec┄↓
┆19┆┆9b┆┆81┆┄ted. When -,CS is high, the Data ↓
┆19┆┆9b┆┆81┆┄bus condition will have no effect ↓
┆19┆┆9b┆┆81┆┄on the chip.↲
↲
┆b0┆A0 ┆f0┆ 12, I ┆84┆These inputs in conjunction with ↓
┆19┆┆9b┆┆81┆┄the -,RD and -,WR inputs, informs ↓
┆19┆┆9b┆┆81┆┄the CPCC that the word on the da┄↓
┆19┆┆9b┆┆81┆┄ta bus is either control or data ↓
┆19┆┆9b┆┆81┆┄information.↲
↲
13 No connection↲
↲
┆b0┆Gnd ┆f0┆ 14 ┆84┆Ground: 0V input↲
↲
15 No connection↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆┆b0┆┆f0┆Mnemonic Pin no Type Name and Function┆05┆↲
↲
┆b0┆CLK┆e1┆┆f0┆ 16 ┆84┆The CPC551 must be driven by ↓
┆19┆┆9b┆┆81┆┄external clock though this input. ↓
┆19┆┆9b┆┆81┆┄Clock speed is 4 MHz↲
↲
┆b0┆TxRDY ┆f0┆ 17 0 ┆84┆Transmitter Ready.↲
┆84┆This output signals the CPU that ↓
┆19┆┆9b┆┄┄the transmitter is ready to ac┄┄↓
┆19┆┆9b┆┄┄cept a data character. ↲
┆84┆The TxRDY output pin can be used ↓
┆19┆┆9b┆┄┄as an interrupt to the system ↓
┆19┆┆9b┆┄┄or. TxRDY is automa┄tically reset ↓
┆19┆┆9b┆┄┄by the leading edge of WR when a ↓
┆19┆┆9b┆┄┄data character is loaded from the ↓
┆19┆┆9b┆┄┄CPU.↲
↲
┆b0┆RxRDY ┆f0┆ 18 0 Receiver Ready.↲
┆84┆This output indicates that the ↓
┆19┆┆9b┆┄┄CPCC contains a character that is ↓
┆19┆┆9b┆┄┄ready to be input to the CPU. ↓
┆19┆┆9b┆┄┄RxRDY can be connected to the in┄↓
┆19┆┆9b┆┄┄terrupt structure of the CPU. ↲
↲
┆84┆If failure to read the received ↓
┆19┆┆9b┆┄┄character from the Rx Data Output ↓
┆19┆┆9b┆┄┄Register prior to the assembly of ↓
┆19┆┆9b┆┄┄the next Rx Data character, the ↓
┆19┆┆9b┆┄┄old character will be lost.↲
↲
┆b0┆ ┆f0┆ 19,20,21 ┆84┆No connection.↲
┆b0┆↓
════════════════════════════════════════════════════════════════════════
↓
┆a1┆┆e1┆↲
┆a1┆Mnemonic Pin no Type Name and Function┆05┆↲
↲
┆b0┆┆b0┆-,RESET ┆f0┆ 22 I ┆84┆A "low" on this input forces the ↓
┆19┆┆9b┆┆82┆┄CPCC into an "Idle" mode. The de┄↓
┆19┆┆9b┆┆82┆┄vice will remain at "Idle" until ↓
┆19┆┆9b┆┆82┆┄a new control word is written ↓
┆19┆┆9b┆┆82┆┄into the CPCC to program its ↓
┆19┆┆9b┆┆82┆┄functional defintion. Minimum ↓
┆19┆┆9b┆┆82┆┄RESET pulse width is 4tCY (clock ↓
┆19┆┆9b┆┆82┆┄must be running).↲
↲
┆b0┆ ┆f0┆ 23 ┆84┆No connection.↲
↲
┆b0┆FMDIN ┆f0┆ 24 I ┆84┆Frequence MoDulated INput.↲
┆84┆The Biphase encoded incomming ↓
┆19┆┆9b┆┄┄data from the CIRCUIT II line ↓
┆19┆┆9b┆┄┄must be fed to this input.↲
↲
25 No connection↲
↲
┆b0┆NFMDO┆f0┆ 26 0 ┆84┆Negated Frequence MoDulated Out┄↓
┆19┆┆9b┆┆81┆┄put.↲
┆84┆This output contains the negative ↓
┆19┆┆9b┆┄┄part of the Biphase encoded data ↓
┆19┆┆9b┆┄┄to be transmitted on the CIRCUIT ↓
┆19┆┆9b┆┄┄II line.↲
↲
┆b0┆FMDO┆f0┆ 27 0 Frequence MoDulated Output.↲
┆84┆This output contains the positive ↓
┆19┆┆9b┆┄┄part of the Biphase encoded data ↓
┆19┆┆9b┆┄┄to be transmitted on the CIRCUIT ↓
┆19┆┆9b┆┄┄II line.↲
↲
┆b0┆VCC┆f0┆ 28 VCC: 5V input.↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.4 Register Addressing↲
↲
┆a1┆┆e1┆ -,CS -,WR -,RD ┆82┆ ┆81┆A┆82┆0┆81┆ ↲
┆a1┆┆81┆┆05┆↲
0 0 1 1 CPU->Control register a↲
↲
0 0 1 0 CPU->Tx data register↲
↲
0 1 0 0 Rx data register->CPU↲
┆a1┆┆a1┆┆a1┆┆e1┆┆a1┆╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ╞ ↲
↲
↲
┆b0┆┆a1┆2.5 Register Definitions↲
↲
Upon power up the CPCC must be initialized before it is al┄↓
lowed to initiate any communication on the serial bus. This ↓
is done to prohibit the CPCC to answer an unspecified Ad┄┄┄↓
dress and thus violate communication on the bus. ↲
↲
↲
┆b0┆┆a1┆2.5.1 Control Register↲
↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! !↲
! X ! X ! CCEN ! Device Address !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
This register contains the recognition address of which the ↓
CPCC is to answer.↲
↲
┆b0┆CCEN ┆f0┆ ┆84┆The Communication ENable is the overall enable of the ↓
┆19┆┆87┆┆81┆┄CPCC. When all other registers have been initiated ↓
┆19┆┆87┆┆81┆┄this bit must be set high to enable the CPCC recep┄┄↓
┆19┆┆87┆┆81┆┄tion/transmission on the bus. Upon Reset CCEN is set ↓
┆19┆┆87┆┆81┆┄to 0 (disable).↲
↲
┆b0┆↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆2.5.2 Transmit register↲
┆a1┆↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! !↲
! Tx-data !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
To this register the CPU must write the data to be transmit┄↓
ted on CIRCUIT II. If master mode is chosen this register ↓
must contain the leading byte.↲
↲
↲
┆b0┆┆a1┆┆b0┆┆a1┆2.5.3 Receive Register↲
┆a1┆↲
┆a1┆ msb lsb ↲
┆a1┆┆e1┆! ! ! ! ! ! ! ! ! ↲
! Rx-Data !↲
┆a1┆! ! ! ! ! ! ! ! !↲
↲
From this register the CPU can read the data received from ↓
CIRCUIT II.↲
↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆┆b0┆┆a1┆3┆a1┆. CONFIGURATION↲
↲
┆a1┆┆b0┆3.1 Initializing↲
↲
Prior to operation the Control register must be initiali┄↓
zed. The reception will be initiated upon CCEN high.↲
↲
↲
┆b0┆┆a1┆3.2 Running↲
↲
When the CPCC is initiated and CCEN is high the Reception is ↓
enabled and upon reception of a valid frame for the device, ↓
the transmission is initiated either with the previously ↓
loaded data byte or with the "no data" answer. Upon ↓
reception of a valid frame with a data byte the RxRDY is ↓
asserted and upon load of a byte to be transmitted TxRDY is ↓
asserted. Both RxRDY and TxRDY are cleared by the leading ↓
edge of read from the Rx-register and write to the Tx-↓
register respectively.↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆Name ┆06┆Description┆05┆ ↲
BITVALUE╞ ╞ ╞ ┆84┆Actual received bitvalue. Set to "1" ↓
┆19┆┆98┆┄┄upon start of reception of bit and ↓
┆19┆┆98┆┄┄shifted to "0" if bit received is ↓
┆19┆┆98┆┄┄"0".↲
↲
BIT CLOCK╞ ╞ ┆84┆Bit clock signal pulses each time a ↓
┆19┆┆98┆┄┄bit is received.↲
↲
-,ABORT╞ ╞ ╞ ┆84┆Bit reception Abort. If a bit is ↓
┆19┆┆98┆┄┄received erroneously this signal ↓
┆19┆┆98┆┄┄goes to "0" to reset the entire ↓
┆19┆┆98┆┄┄receiver.↲
↲
500 KHz╞ ╞ ╞ ┆84┆500 KHz clock for the Tx-part.↲
↲
-,TXST╞ ╞ ╞ ┆84┆Transmit start signal. This signal ↓
┆19┆┆98┆┄┄goes to "0" after reception of a ↓
┆19┆┆98┆┄┄poll to initiate transmission.↲
↲
RXLD╞ ╞ ╞ ┆84┆If a data byte is received with a ↓
┆19┆┆98┆┄┄poll this signal clocks the byte ↓
┆19┆┆98┆┄┄into the Rx-flipflops.↲
↲
-,OBINIT╞ ╞ ╞ ┆84┆This signal is the overall enable of ↓
┆19┆┆98┆┄┄the circuit. It is set to "0" by a ↓
┆19┆┆98┆┄┄reset, and must be set to "1" by ↓
┆19┆┆98┆┄┄software to initiate communication.↲
↲
D0..D7 ╞ ╞ ╞ ┆84┆Databus from octal receive flipflop.↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆┆b0┆┆a1┆4. DIAGRAMS↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆Name┆06┆Description┆05┆↲
-,TXCB╞ ╞ ╞ ┆84┆Clock output of U18 for the Tx-↓
┆19┆┆98┆┄┄bitcounter and -shift register.↲
↲
FMDO╞ ╞ ╞ ┆84┆Biphase encoded signal to be led to ↓
┆19┆┆98┆┄┄the line driver.↲
↲
NFMDO╞ ╞ ╞ ┆84┆Inverted biphase encoded signal to ↓
┆19┆┆98┆┄┄be led to the line driver.↲
↲
LASTBIT╞ ╞ ╞ ┆84┆Signal indicates lastbit is being ↓
┆19┆┆98┆┄┄transmitted.↲
↲
TXDB╞ ╞ ╞ ┆84┆Data to be transmitted is shifted ↓
┆19┆┆98┆┄┄seriel to this line from the serial ↓
┆19┆┆98┆┄┄shift register.↲
↲
-,RTSB╞ ╞ ╞ ┆84┆Initiates Transmission delayed 10 us ↓
┆19┆┆98┆┄┄from the TXST signal of the Rx-part.↲
↲
-,RxRD╞ ╞ ╞ ┆84┆Output enable for the octal receiver ↓
┆19┆┆98┆┄┄flipflop.↲
↲
RXRDY╞ ╞ ╞ ┆84┆This signal is asserted upon ↓
┆19┆┆98┆┄┄reception of a byte to be led to the ↓
┆19┆┆98┆┄┄CPU. It is reset by the leading edge ↓
┆19┆┆98┆┄┄from the read of the octal receiver ↓
┆19┆┆98┆┄┄flipflop.↲
↲
ETXRDY╞ ╞ ╞ ┆84┆This signal is asserted when a byte ↓
┆19┆┆98┆┄┄has been loaded from the Tx-buffer ↓
┆19┆┆98┆┄┄to the transmit part for ↓
┆19┆┆98┆┄┄transmission.↲
↲
DTRB╞ ╞ ╞ ┆84┆Is asserted when a byte is to be ↓
┆19┆┆98┆┄┄sent by the Circuit line.↲
↲
-,ADLD╞ ╞ ╞ ┆84┆Chip select for the control buffer.↲
↲
-,TXLD╞ ╞ ╞ ┆84┆Chip select for the Tx-buffer.↲
════════════════════════════════════════════════════════════════════════
↓
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆Name┆06┆Description┆05┆↲
FMDIN╞ ╞ ╞ ┆84┆Biphase encoded signal from the line ↓
┆19┆┆98┆┄┄receiver to be led to the ↓
┆19┆┆98┆┄┄demodulator.↲
↲
-,Reset╞ ╞ ╞ ┆84┆Hard Reset from the CPU board.↲
↲
4 MHz╞ ╞ ╞ Input clock from the CPU board.↲
↲
D0..D7╞ ╞ ╞ Bidirectional CPU databus.↲
↲
-,RD╞ ╞ ╞ Read signal from CPU.↲
↲
-,WR╞ ╞ ╞ Write signal from CPU.↲
↲
-,CS╞ ╞ ╞ Chip Select.↲
↲
A0╞ ╞ ╞ ╞ ┆84┆Address bit to select addresses ↓
┆19┆┆98┆┄┄within the chip select address ↓
┆19┆┆98┆┄┄range.↲
↲
════════════════════════════════════════════════════════════════════════
↓
↲
════════════════════════════════════════════════════════════════════════
↓
┆b0┆┆a1┆5. PAL LISTINGS↲
↲
════════════════════════════════════════════════════════════════════════
↓
┆1a┆┆1a┆put selects the
0x0000…0020 (0,) 00 00 00 00 00 00 00 00 3a 03 06 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 0c 4e 00 00 00 ┆ : N ┆
0x0020…0040 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 ┆ ┆
0x0040…0047 00 00 00 00 00 00 00 ┆ ┆
0x0047…0080 Params {
0x0047…0080 04 00 2d 4c 0a 00 05 00 00 00 00 03 01 3c 31 40 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 ┆ -L <1@ ┆
0x0047…0080 00 00 00 00 00 00 00 00 05 0a 0f 19 23 2d 37 41 4b 55 5f 69 73 7d 87 ff 04 ┆ #-7AKU_iså ┆
0x0047…0080 }
0x0080…00a0 b0 a1 f0 e1 06 69 0d 0a 0d 0a b0 a1 54 41 42 4c 45 20 4f 46 20 43 4f 4e 54 45 4e 54 53 05 50 41 ┆ i TABLE OF CONTENTS PA┆
0x00a0…00c0 47 45 0d 0a 0d 0a 31 2e 20 20 49 4e 54 52 4f 44 55 43 54 49 4f 4e 20 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆GE 1. INTRODUCTION .........┆
0x00c0…00e0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 ┆.............................. ┆
0x00e0…0100 20 31 0d 0a 0d 0a 32 2e 20 20 46 55 4e 43 54 49 4f 4e 41 4c 20 44 45 53 43 52 49 50 54 49 4f 4e ┆ 1 2. FUNCTIONAL DESCRIPTION┆
0x0100…0120 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 ┆ ............................. ┆
0x0120…0140 20 32 0d 0a 20 20 20 20 32 2e 31 20 20 42 6c 6f 63 6b 20 44 69 61 67 72 61 6d 20 2e 2e 2e 2e 2e ┆ 2 2.1 Block Diagram .....┆
0x0140…0160 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 32 ┆............................ 2┆
0x0160…0180 0d 0a 20 20 20 20 32 2e 32 20 20 50 69 6e 20 4f 75 74 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ 2.2 Pin Out .............┆
0x0180…01a0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 33 0d 0a ┆.......................... 3 ┆
0x01a0…01c0 20 20 20 20 32 2e 33 20 20 50 69 6e 20 44 65 73 69 67 6e 61 74 69 6f 6e 20 2e 2e 2e 2e 2e 2e 2e ┆ 2.3 Pin Designation .......┆
0x01c0…01e0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 34 0d 0a 20 20 ┆........................ 4 ┆
0x01e0…0200 20 20 32 2e 34 20 20 52 65 67 69 73 74 65 72 20 41 64 64 72 65 73 73 69 6e 67 20 2e 2e 2e 2e 2e ┆ 2.4 Register Addressing .....┆
0x0200…0220 (1,) 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 37 0d 0a 20 20 20 20 ┆...................... 7 ┆
0x0220…0240 32 2e 35 20 20 52 65 67 69 73 74 65 72 20 44 65 66 69 6e 69 74 69 6f 6e 73 20 2e 2e 2e 2e 2e 2e ┆2.5 Register Definitions ......┆
0x0240…0260 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 37 0d 0a 20 20 20 20 20 20 ┆.................... 7 ┆
0x0260…0280 20 20 20 32 2e 35 2e 31 20 20 43 6f 6e 74 72 6f 6c 20 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e ┆ 2.5.1 Control Register .....┆
0x0280…02a0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 37 0d 0a 20 20 20 20 20 20 20 20 ┆.................. 7 ┆
0x02a0…02c0 20 32 2e 35 2e 32 20 20 54 72 61 6e 73 6d 69 74 20 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e 2e ┆ 2.5.2 Transmit Register ......┆
0x02c0…02e0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 38 0d 0a 20 20 20 20 20 20 20 20 20 32 ┆................ 8 2┆
0x02e0…0300 2e 35 2e 33 20 20 52 65 63 65 69 76 65 20 52 65 67 69 73 74 65 72 20 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆.5.3 Receive Register .........┆
0x0300…0320 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 38 0d 0a 0d 0a 33 2e 20 20 43 4f 4e 46 49 47 ┆.............. 8 3. CONFIG┆
0x0320…0340 55 52 41 54 49 4f 4e 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆URATION ........................┆
0x0340…0360 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 39 0d 0a 20 20 20 20 33 2e 31 20 20 49 6e 69 ┆.............. 9 3.1 Ini┆
0x0360…0380 74 69 61 6c 69 7a 69 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆tializing ......................┆
0x0380…03a0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 39 0d 0a 20 20 20 20 33 2e 32 20 20 52 75 6e 6e 69 ┆............ 9 3.2 Runni┆
0x03a0…03c0 6e 67 20 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e ┆ng .............................┆
0x03c0…03d0 2e 2e 2e 2e 2e 2e 2e 2e 2e 2e 20 20 20 39 0d 0a ┆.......... 9 ┆
0x03d0…03d3 FormFeed {
0x03d0…03d3 0c 81 f7 ┆ ┆
0x03d0…03d3 }
0x03d3…03db 0a 06 69 69 0d 0a 0d 0a ┆ ii ┆
0x03db…03de FormFeed {
0x03db…03de 0c 80 9a ┆ ┆
0x03db…03de }
0x03de…03df 0a ┆ ┆
0x03df…03e2 FormFeed {
0x03df…03e2 0c 80 80 ┆ ┆
0x03df…03e2 }
0x03e2…0400 0a 14 b3 06 0b 0d 0a 0d 0a b0 a1 31 2e 20 49 4e 54 52 4f 44 55 43 54 49 4f 4e 0d 0a 0d 0a ┆ 1. INTRODUCTION ┆
0x0400…0420 (2,) 54 68 65 20 43 69 72 63 75 69 74 20 49 49 20 50 72 6f 74 6f 63 6f 6c 20 43 6f 6d 6d 75 6e 69 63 ┆The Circuit II Protocol Communic┆
0x0420…0440 61 74 69 6f 6e 73 20 28 43 50 43 35 35 31 29 20 69 73 20 0a 6d 61 64 65 20 61 73 20 61 20 70 65 ┆ations (CPC551) is made as a pe┆
0x0440…0460 72 69 70 68 65 72 61 6c 20 64 65 76 69 63 65 20 74 6f 20 69 6e 74 65 72 66 61 63 65 20 62 65 80 ┆ripheral device to interface be ┆
0x0460…0480 74 77 65 65 6e 20 61 20 43 50 55 20 61 6e 64 20 0a 74 68 65 20 43 49 52 43 55 49 54 20 49 49 20 ┆tween a CPU and the CIRCUIT II ┆
0x0480…04a0 70 72 6f 74 6f 63 6f 6c 20 64 65 76 65 6c 6f 70 65 64 20 62 79 20 52 43 2e 20 54 68 69 73 20 63 ┆protocol developed by RC. This c┆
0x04a0…04c0 68 61 72 61 63 74 65 72 20 0a 6f 72 69 65 6e 74 65 64 20 70 72 6f 74 6f 63 6f 6c 20 69 73 20 62 ┆haracter oriented protocol is b┆
0x04c0…04e0 61 73 65 64 20 6f 6e 20 61 20 70 6f 6c 6c 69 6e 67 20 6d 61 73 80 74 65 72 20 61 6e 64 20 75 70 ┆ased on a polling mas ter and up┆
0x04e0…0500 20 74 6f 20 33 32 20 0a 73 6c 61 76 65 73 20 77 69 74 68 20 74 68 65 20 64 61 74 61 20 74 72 61 ┆ to 32 slaves with the data tra┆
0x0500…0520 6e 73 66 65 72 20 6f 6e 6c 79 20 62 65 74 77 65 65 6e 20 74 68 65 20 4d 61 73 80 74 65 72 20 61 ┆nsfer only between the Mas ter a┆
0x0520…0540 6e 64 20 0a 6f 6e 65 20 53 6c 61 76 65 20 64 65 76 69 63 65 20 61 74 20 61 20 74 69 6d 65 2e 20 ┆nd one Slave device at a time. ┆
0x0540…0560 0d 0a 0d 0a 54 68 65 20 43 50 43 35 35 31 20 69 73 20 6d 61 64 65 20 61 73 20 61 20 73 61 74 65 ┆ The CPC551 is made as a sate┆
0x0560…0580 6c 6c 69 74 65 20 50 43 42 20 73 6f 6c 75 74 69 6f 6e 20 75 73 65 64 20 61 73 20 62 61 63 6b 20 ┆llite PCB solution used as back ┆
0x0580…05a0 0a 75 70 20 50 43 42 20 73 6f 6c 75 74 69 6f 6e 20 66 6f 72 20 74 68 65 20 43 50 43 43 20 67 61 ┆ up PCB solution for the CPCC ga┆
0x05a0…05c0 74 65 20 61 72 72 61 79 20 77 69 74 68 69 6e 20 52 43 34 35 20 0a 54 65 72 6d 69 6e 61 6c 73 2e ┆te array within RC45 Terminals.┆
0x05c0…05e0 20 54 68 65 20 50 43 42 20 69 6e 2d 20 61 6e 64 20 6f 75 74 70 75 74 73 20 61 72 65 20 66 65 74 ┆ The PCB in- and outputs are fet┆
0x05e0…0600 20 74 68 72 6f 75 67 68 20 61 20 32 38 20 70 69 6e 20 0a 73 6f 63 6b 65 74 20 61 64 61 70 74 65 ┆ through a 28 pin socket adapte┆
0x0600…0620 (3,) 72 20 74 6f 20 6d 61 6b 65 20 69 74 20 70 6f 73 73 69 62 6c 65 20 74 6f 20 69 6e 74 65 72 63 68 ┆r to make it possible to interch┆
0x0620…0640 61 6e 67 65 20 43 50 43 35 35 31 20 61 6e 64 20 0a 43 50 43 43 20 77 69 74 68 6f 75 74 20 61 6e ┆ange CPC551 and CPCC without an┆
0x0640…0660 79 20 63 68 61 6e 67 65 20 6f 66 20 73 75 72 72 6f 75 6e 64 69 6e 67 20 68 61 72 64 77 61 72 65 ┆y change of surrounding hardware┆
0x0660…0680 2e 0d 0a 0d 0a 41 64 64 69 74 69 6f 6e 61 6c 20 6c 69 74 74 65 72 61 74 75 72 65 3a 0d 0a 09 43 ┆. Additional litterature: C┆
0x0680…06a0 69 72 63 75 69 74 20 49 49 20 52 65 66 65 72 65 6e 63 65 20 4d 61 6e 75 61 6c 20 34 34 2d 52 54 ┆ircuit II Reference Manual 44-RT┆
0x06a0…06c0 32 31 35 37 0d 0a 20 20 20 20 43 50 43 43 20 47 65 6e 65 72 61 6c 20 44 65 73 63 72 69 70 74 69 ┆2157 CPCC General Descripti┆
0x06c0…06d2 6f 6e 20 20 20 20 39 39 2d 31 20 30 39 39 36 34 0d 0a ┆on 99-1 09964 ┆
0x06d2…06d5 FormFeed {
0x06d2…06d5 0c 81 f7 ┆ ┆
0x06d2…06d5 }
0x06d5…06e0 0a 0d 0a b0 a1 32 2e 20 46 55 4e ┆ 2. FUN┆
0x06e0…0700 43 54 49 4f 4e 41 4c 20 44 45 53 43 52 49 50 54 49 4f 4e 0d 0a 0d 0a b0 a1 32 2e 31 20 42 6c 6f ┆CTIONAL DESCRIPTION 2.1 Blo┆
0x0700…070e 63 6b 20 44 69 61 67 72 61 6d 0d 0a 0d 0a ┆ck Diagram ┆
0x070e…0711 FormFeed {
0x070e…0711 0c 80 c1 ┆ ┆
0x070e…0711 }
0x0711…0720 0a b0 a1 32 2e 32 20 50 69 6e 20 4f 75 74 0d ┆ 2.2 Pin Out ┆
0x0720…0723 0a 0d 0a ┆ ┆
0x0723…0726 FormFeed {
0x0723…0726 0c 80 9a ┆ ┆
0x0723…0726 }
0x0726…0740 0a b0 a1 32 2e 33 20 50 69 6e 20 44 65 73 69 67 6e 61 74 69 6f 6e 0d 0a 0d 0a ┆ 2.3 Pin Designation ┆
0x0740…0760 a1 4d 6e 65 6d 6f 6e 69 63 20 20 20 50 69 6e 20 6e 6f 20 20 20 54 79 70 65 20 20 20 4e 61 6d 65 ┆ Mnemonic Pin no Type Name┆
0x0760…0780 20 61 6e 64 20 46 75 6e 63 74 69 6f 6e 05 0d 0a 0d 0a b0 44 30 2e 2e 44 37 f0 20 20 20 20 20 31 ┆ and Function D0..D7 1┆
0x0780…07a0 2d 38 20 20 20 20 20 20 49 2f 4f 20 20 20 20 84 54 68 69 73 20 33 2d 73 74 61 74 65 20 62 69 64 ┆-8 I/O This 3-state bid┆
0x07a0…07c0 69 72 65 63 74 69 6f 6e 61 6c 20 38 20 62 69 74 20 0a 19 9b 81 80 62 75 66 66 65 72 20 69 73 20 ┆irectional 8 bit buffer is ┆
0x07c0…07e0 75 73 65 64 20 74 6f 20 69 6e 74 65 72 66 61 63 65 20 74 6f 20 0a 19 9b 81 80 74 68 65 20 43 6f ┆used to interface to the Co┆
0x07e0…0800 6e 74 72 6f 6c 2d 2c 20 44 61 74 61 2d 20 61 6e 64 20 53 74 61 74 75 73 72 65 80 80 0a 19 9b 81 ┆ntrol-, Data- and Statusre ┆
0x0800…0820 (4,) 80 67 69 73 74 65 72 2e 0d 0a 0d 0a b0 2d 2c 52 44 f0 20 20 20 20 20 20 20 39 20 20 20 20 20 20 ┆ gister. -,RD 9 ┆
0x0820…0840 20 20 49 20 20 20 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 75 74 20 ┆ I A "low" on this input ┆
0x0840…0860 69 6e 66 6f 72 6d 73 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 20 74 68 61 74 20 74 68 65 20 43 ┆informs the CPCC that the C┆
0x0860…0880 50 55 20 69 73 20 72 65 61 64 69 6e 67 20 64 61 74 61 20 0a 19 9b 81 80 6f 72 20 73 74 61 74 75 ┆PU is reading data or statu┆
0x0880…08a0 73 20 69 6e 66 6f 72 6d 61 74 69 6f 6e 73 20 66 72 6f 6d 20 74 68 65 20 0a 19 9b 81 80 43 50 43 ┆s informations from the CPC┆
0x08a0…08c0 43 2e 0d 0a 0d 0a b0 2d 2c 57 52 f0 20 20 20 20 20 20 20 31 30 20 20 20 20 20 20 20 49 20 20 20 ┆C. -,WR 10 I ┆
0x08c0…08e0 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 75 74 20 69 6e 66 6f 72 6d ┆ A "low" on this input inform┆
0x08e0…0900 73 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 20 74 68 61 74 20 74 68 65 20 43 50 55 20 69 73 20 ┆s the CPCC that the CPU is ┆
0x0900…0920 77 72 69 74 69 6e 67 20 43 6f 6e 80 0a 19 9b 81 80 74 72 6f 6c 20 6f 72 20 44 61 74 61 20 69 6e ┆writing Con trol or Data in┆
0x0920…0940 66 6f 72 6d 61 74 69 6f 6e 73 20 74 6f 20 74 68 65 20 0a 19 9b 81 80 43 50 43 43 2e 0d 0a 0d 0a ┆formations to the CPCC. ┆
0x0940…0960 b0 2d 2c 43 53 f0 20 20 20 20 20 20 20 31 31 20 20 20 20 20 20 20 49 20 20 20 20 20 20 84 41 20 ┆ -,CS 11 I A ┆
0x0960…0980 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 75 74 20 73 65 6c 65 63 74 73 20 74 68 65 20 ┆"low" on this input selects the ┆
0x0980…09a0 0a 19 9b 81 80 43 50 43 43 2e 20 4e 6f 20 72 65 61 64 69 6e 67 20 6f 72 20 77 72 69 74 69 6e 67 ┆ CPCC. No reading or writing┆
0x09a0…09c0 20 77 69 6c 6c 20 0a 19 9b 81 80 6f 63 63 75 72 20 75 6e 6c 65 73 73 20 74 68 65 20 64 65 76 69 ┆ will occur unless the devi┆
0x09c0…09e0 63 65 20 69 73 20 73 65 6c 65 63 80 0a 19 9b 81 80 74 65 64 2e 20 57 68 65 6e 20 2d 2c 43 53 20 ┆ce is selec ted. When -,CS ┆
0x09e0…0a00 69 73 20 68 69 67 68 2c 20 74 68 65 20 44 61 74 61 20 0a 19 9b 81 80 62 75 73 20 63 6f 6e 64 69 ┆is high, the Data bus condi┆
0x0a00…0a20 (5,) 74 69 6f 6e 20 77 69 6c 6c 20 68 61 76 65 20 6e 6f 20 65 66 66 65 63 74 20 0a 19 9b 81 80 6f 6e ┆tion will have no effect on┆
0x0a20…0a40 20 74 68 65 20 63 68 69 70 2e 0d 0a 0d 0a b0 41 30 20 20 20 20 f0 20 20 20 20 20 31 32 2c 20 20 ┆ the chip. A0 12, ┆
0x0a40…0a60 20 20 20 20 49 20 20 20 20 20 20 84 54 68 65 73 65 20 69 6e 70 75 74 73 20 69 6e 20 63 6f 6e 6a ┆ I These inputs in conj┆
0x0a60…0a80 75 6e 63 74 69 6f 6e 20 77 69 74 68 20 0a 19 9b 81 80 74 68 65 20 2d 2c 52 44 20 61 6e 64 20 2d ┆unction with the -,RD and -┆
0x0a80…0aa0 2c 57 52 20 69 6e 70 75 74 73 2c 20 69 6e 66 6f 72 6d 73 20 0a 19 9b 81 80 74 68 65 20 43 50 43 ┆,WR inputs, informs the CPC┆
0x0aa0…0ac0 43 20 74 68 61 74 20 74 68 65 20 77 6f 72 64 20 6f 6e 20 74 68 65 20 64 61 80 0a 19 9b 81 80 74 ┆C that the word on the da t┆
0x0ac0…0ae0 61 20 62 75 73 20 69 73 20 65 69 74 68 65 72 20 63 6f 6e 74 72 6f 6c 20 6f 72 20 64 61 74 61 20 ┆a bus is either control or data ┆
0x0ae0…0b00 0a 19 9b 81 80 69 6e 66 6f 72 6d 61 74 69 6f 6e 2e 0d 0a 0d 0a 20 20 20 20 20 20 20 20 20 20 20 ┆ information. ┆
0x0b00…0b20 31 33 20 20 20 20 20 20 20 20 20 20 20 20 20 20 4e 6f 20 63 6f 6e 6e 65 63 74 69 6f 6e 0d 0a 0d ┆13 No connection ┆
0x0b20…0b40 0a b0 47 6e 64 20 f0 20 20 20 20 20 20 20 31 34 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 47 ┆ Gnd 14 G┆
0x0b40…0b60 72 6f 75 6e 64 3a 20 30 56 20 69 6e 70 75 74 0d 0a 0d 0a 20 20 20 20 20 20 20 20 20 20 20 31 35 ┆round: 0V input 15┆
0x0b60…0b7f 20 20 20 20 20 20 20 20 20 20 20 20 20 20 4e 6f 20 63 6f 6e 6e 65 63 74 69 6f 6e 0d 0a 0d 0a ┆ No connection ┆
0x0b7f…0b82 FormFeed {
0x0b7f…0b82 0c 83 ee ┆ ┆
0x0b7f…0b82 }
0x0b82…0ba0 0a b0 a1 b0 f0 4d 6e 65 6d 6f 6e 69 63 20 20 20 50 69 6e 20 6e 6f 20 20 20 54 79 70 65 20 ┆ Mnemonic Pin no Type ┆
0x0ba0…0bc0 20 20 4e 61 6d 65 20 61 6e 64 20 46 75 6e 63 74 69 6f 6e 05 0d 0a 0d 0a b0 43 4c 4b e1 f0 20 20 ┆ Name and Function CLK ┆
0x0bc0…0be0 20 20 20 20 20 20 31 36 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 68 65 20 43 50 43 35 35 ┆ 16 The CPC55┆
0x0be0…0c00 31 20 6d 75 73 74 20 62 65 20 64 72 69 76 65 6e 20 62 79 20 0a 19 9b 81 80 65 78 74 65 72 6e 61 ┆1 must be driven by externa┆
0x0c00…0c20 (6,) 6c 20 63 6c 6f 63 6b 20 74 68 6f 75 67 68 20 74 68 69 73 20 69 6e 70 75 74 2e 20 0a 19 9b 81 80 ┆l clock though this input. ┆
0x0c20…0c40 43 6c 6f 63 6b 20 73 70 65 65 64 20 69 73 20 34 20 4d 48 7a 0d 0a 0d 0a b0 54 78 52 44 59 20 f0 ┆Clock speed is 4 MHz TxRDY ┆
0x0c40…0c60 20 20 20 20 20 31 37 20 20 20 20 20 20 20 30 20 20 20 20 20 20 84 54 72 61 6e 73 6d 69 74 74 65 ┆ 17 0 Transmitte┆
0x0c60…0c80 72 20 52 65 61 64 79 2e 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆r Ready. ┆
0x0c80…0ca0 20 20 20 20 20 84 54 68 69 73 20 6f 75 74 70 75 74 20 73 69 67 6e 61 6c 73 20 74 68 65 20 43 50 ┆ This output signals the CP┆
0x0ca0…0cc0 55 20 74 68 61 74 20 0a 19 9b 80 80 74 68 65 20 74 72 61 6e 73 6d 69 74 74 65 72 20 69 73 20 72 ┆U that the transmitter is r┆
0x0cc0…0ce0 65 61 64 79 20 74 6f 20 61 63 80 80 0a 19 9b 80 80 63 65 70 74 20 61 20 64 61 74 61 20 63 68 61 ┆eady to ac cept a data cha┆
0x0ce0…0d00 72 61 63 74 65 72 2e 20 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆racter. ┆
0x0d00…0d20 20 20 20 20 20 84 54 68 65 20 54 78 52 44 59 20 6f 75 74 70 75 74 20 70 69 6e 20 63 61 6e 20 62 ┆ The TxRDY output pin can b┆
0x0d20…0d40 65 20 75 73 65 64 20 0a 19 9b 80 80 61 73 20 61 6e 20 69 6e 74 65 72 72 75 70 74 20 74 6f 20 74 ┆e used as an interrupt to t┆
0x0d40…0d60 68 65 20 73 79 73 74 65 6d 20 0a 19 9b 80 80 6f 72 2e 20 54 78 52 44 59 20 69 73 20 61 75 74 6f ┆he system or. TxRDY is auto┆
0x0d60…0d80 6d 61 80 74 69 63 61 6c 6c 79 20 72 65 73 65 74 20 0a 19 9b 80 80 62 79 20 74 68 65 20 6c 65 61 ┆ma tically reset by the lea┆
0x0d80…0da0 64 69 6e 67 20 65 64 67 65 20 6f 66 20 57 52 20 77 68 65 6e 20 61 20 0a 19 9b 80 80 64 61 74 61 ┆ding edge of WR when a data┆
0x0da0…0dc0 20 63 68 61 72 61 63 74 65 72 20 69 73 20 6c 6f 61 64 65 64 20 66 72 6f 6d 20 74 68 65 20 0a 19 ┆ character is loaded from the ┆
0x0dc0…0de0 9b 80 80 43 50 55 2e 0d 0a 0d 0a b0 52 78 52 44 59 20 f0 20 20 20 20 20 31 38 20 20 20 20 20 20 ┆ CPU. RxRDY 18 ┆
0x0de0…0e00 20 30 20 20 20 20 20 20 52 65 63 65 69 76 65 72 20 52 65 61 64 79 2e 0d 0a 20 20 20 20 20 20 20 ┆ 0 Receiver Ready. ┆
0x0e00…0e20 (7,) 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 68 69 73 20 6f 75 74 70 75 74 ┆ This output┆
0x0e20…0e40 20 69 6e 64 69 63 61 74 65 73 20 74 68 61 74 20 74 68 65 20 0a 19 9b 80 80 43 50 43 43 20 63 6f ┆ indicates that the CPCC co┆
0x0e40…0e60 6e 74 61 69 6e 73 20 61 20 63 68 61 72 61 63 74 65 72 20 74 68 61 74 20 69 73 20 0a 19 9b 80 80 ┆ntains a character that is ┆
0x0e60…0e80 72 65 61 64 79 20 74 6f 20 62 65 20 69 6e 70 75 74 20 74 6f 20 74 68 65 20 43 50 55 2e 20 0a 19 ┆ready to be input to the CPU. ┆
0x0e80…0ea0 9b 80 80 52 78 52 44 59 20 63 61 6e 20 62 65 20 63 6f 6e 6e 65 63 74 65 64 20 74 6f 20 74 68 65 ┆ RxRDY can be connected to the┆
0x0ea0…0ec0 20 69 6e 80 0a 19 9b 80 80 74 65 72 72 75 70 74 20 73 74 72 75 63 74 75 72 65 20 6f 66 20 74 68 ┆ in terrupt structure of th┆
0x0ec0…0ee0 65 20 43 50 55 2e 20 0d 0a 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆e CPU. ┆
0x0ee0…0f00 20 20 20 20 20 20 84 49 66 20 66 61 69 6c 75 72 65 20 74 6f 20 72 65 61 64 20 74 68 65 20 72 65 ┆ If failure to read the re┆
0x0f00…0f20 63 65 69 76 65 64 20 0a 19 9b 80 80 63 68 61 72 61 63 74 65 72 20 66 72 6f 6d 20 74 68 65 20 52 ┆ceived character from the R┆
0x0f20…0f40 78 20 44 61 74 61 20 4f 75 74 70 75 74 20 0a 19 9b 80 80 52 65 67 69 73 74 65 72 20 70 72 69 6f ┆x Data Output Register prio┆
0x0f40…0f60 72 20 74 6f 20 74 68 65 20 61 73 73 65 6d 62 6c 79 20 6f 66 20 0a 19 9b 80 80 74 68 65 20 6e 65 ┆r to the assembly of the ne┆
0x0f60…0f80 78 74 20 52 78 20 44 61 74 61 20 63 68 61 72 61 63 74 65 72 2c 20 74 68 65 20 0a 19 9b 80 80 6f ┆xt Rx Data character, the o┆
0x0f80…0fa0 6c 64 20 63 68 61 72 61 63 74 65 72 20 77 69 6c 6c 20 62 65 20 6c 6f 73 74 2e 0d 0a 0d 0a b0 20 ┆ld character will be lost. ┆
0x0fa0…0fc0 20 20 20 20 20 f0 20 20 20 20 20 31 39 2c 32 30 2c 32 31 20 20 20 20 20 20 20 20 84 4e 6f 20 63 ┆ 19,20,21 No c┆
0x0fc0…0fce 6f 6e 6e 65 63 74 69 6f 6e 2e 0d 0a b0 0a ┆onnection. ┆
0x0fce…0fd1 FormFeed {
0x0fce…0fd1 0c 83 a0 ┆ ┆
0x0fce…0fd1 }
0x0fd1…0fe0 0a a1 e1 0d 0a a1 4d 6e 65 6d 6f 6e 69 63 20 ┆ Mnemonic ┆
0x0fe0…1000 20 20 50 69 6e 20 6e 6f 20 20 20 54 79 70 65 20 20 20 4e 61 6d 65 20 61 6e 64 20 46 75 6e 63 74 ┆ Pin no Type Name and Funct┆
0x1000…1020 (8,) 69 6f 6e 05 0d 0a 0d 0a b0 b0 2d 2c 52 45 53 45 54 20 f0 20 20 20 32 32 20 20 20 20 20 20 20 49 ┆ion -,RESET 22 I┆
0x1020…1040 20 20 20 20 20 20 84 41 20 22 6c 6f 77 22 20 6f 6e 20 74 68 69 73 20 69 6e 70 75 74 20 66 6f 72 ┆ A "low" on this input for┆
0x1040…1060 63 65 73 20 74 68 65 20 0a 19 9b 82 80 43 50 43 43 20 69 6e 74 6f 20 61 6e 20 22 49 64 6c 65 22 ┆ces the CPCC into an "Idle"┆
0x1060…1080 20 6d 6f 64 65 2e 20 54 68 65 20 64 65 80 0a 19 9b 82 80 76 69 63 65 20 77 69 6c 6c 20 72 65 6d ┆ mode. The de vice will rem┆
0x1080…10a0 61 69 6e 20 61 74 20 22 49 64 6c 65 22 20 75 6e 74 69 6c 20 0a 19 9b 82 80 61 20 6e 65 77 20 63 ┆ain at "Idle" until a new c┆
0x10a0…10c0 6f 6e 74 72 6f 6c 20 77 6f 72 64 20 69 73 20 77 72 69 74 74 65 6e 20 0a 19 9b 82 80 69 6e 74 6f ┆ontrol word is written into┆
0x10c0…10e0 20 74 68 65 20 43 50 43 43 20 74 6f 20 70 72 6f 67 72 61 6d 20 69 74 73 20 0a 19 9b 82 80 66 75 ┆ the CPCC to program its fu┆
0x10e0…1100 6e 63 74 69 6f 6e 61 6c 20 64 65 66 69 6e 74 69 6f 6e 2e 20 4d 69 6e 69 6d 75 6d 20 0a 19 9b 82 ┆nctional defintion. Minimum ┆
0x1100…1120 80 52 45 53 45 54 20 70 75 6c 73 65 20 77 69 64 74 68 20 69 73 20 34 74 43 59 20 28 63 6c 6f 63 ┆ RESET pulse width is 4tCY (cloc┆
0x1120…1140 6b 20 0a 19 9b 82 80 6d 75 73 74 20 62 65 20 72 75 6e 6e 69 6e 67 29 2e 0d 0a 0d 0a b0 20 20 20 ┆k must be running). ┆
0x1140…1160 20 20 f0 20 20 20 20 20 20 32 33 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 4e 6f 20 63 6f 6e ┆ 23 No con┆
0x1160…1180 6e 65 63 74 69 6f 6e 2e 0d 0a 0d 0a b0 46 4d 44 49 4e 20 f0 20 20 20 20 20 32 34 20 20 20 20 20 ┆nection. FMDIN 24 ┆
0x1180…11a0 20 20 49 20 20 20 20 20 20 84 46 72 65 71 75 65 6e 63 65 20 4d 6f 44 75 6c 61 74 65 64 20 49 4e ┆ I Frequence MoDulated IN┆
0x11a0…11c0 70 75 74 2e 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆put. ┆
0x11c0…11e0 20 84 54 68 65 20 42 69 70 68 61 73 65 20 65 6e 63 6f 64 65 64 20 69 6e 63 6f 6d 6d 69 6e 67 20 ┆ The Biphase encoded incomming ┆
0x11e0…1200 0a 19 9b 80 80 64 61 74 61 20 66 72 6f 6d 20 74 68 65 20 43 49 52 43 55 49 54 20 49 49 20 6c 69 ┆ data from the CIRCUIT II li┆
0x1200…1220 (9,) 6e 65 20 0a 19 9b 80 80 6d 75 73 74 20 62 65 20 66 65 64 20 74 6f 20 74 68 69 73 20 69 6e 70 75 ┆ne must be fed to this inpu┆
0x1220…1240 74 2e 0d 0a 0d 0a 20 20 20 20 20 20 20 20 20 20 20 32 35 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆t. 25 ┆
0x1240…1260 20 4e 6f 20 63 6f 6e 6e 65 63 74 69 6f 6e 0d 0a 0d 0a b0 4e 46 4d 44 4f f0 20 20 20 20 20 20 32 ┆ No connection NFMDO 2┆
0x1260…1280 36 20 20 20 20 20 20 20 30 20 20 20 20 20 20 84 4e 65 67 61 74 65 64 20 46 72 65 71 75 65 6e 63 ┆6 0 Negated Frequenc┆
0x1280…12a0 65 20 4d 6f 44 75 6c 61 74 65 64 20 4f 75 74 80 0a 19 9b 81 80 70 75 74 2e 0d 0a 20 20 20 20 20 ┆e MoDulated Out put. ┆
0x12a0…12c0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 84 54 68 69 73 20 6f 75 74 70 ┆ This outp┆
0x12c0…12e0 75 74 20 63 6f 6e 74 61 69 6e 73 20 74 68 65 20 6e 65 67 61 74 69 76 65 20 0a 19 9b 80 80 70 61 ┆ut contains the negative pa┆
0x12e0…1300 72 74 20 6f 66 20 74 68 65 20 42 69 70 68 61 73 65 20 65 6e 63 6f 64 65 64 20 64 61 74 61 20 0a ┆rt of the Biphase encoded data ┆
0x1300…1320 19 9b 80 80 74 6f 20 62 65 20 74 72 61 6e 73 6d 69 74 74 65 64 20 6f 6e 20 74 68 65 20 43 49 52 ┆ to be transmitted on the CIR┆
0x1320…1340 43 55 49 54 20 0a 19 9b 80 80 49 49 20 6c 69 6e 65 2e 0d 0a 0d 0a b0 46 4d 44 4f f0 20 20 20 20 ┆CUIT II line. FMDO ┆
0x1340…1360 20 20 20 32 37 20 20 20 20 20 20 20 30 20 20 20 20 20 20 46 72 65 71 75 65 6e 63 65 20 4d 6f 44 ┆ 27 0 Frequence MoD┆
0x1360…1380 75 6c 61 74 65 64 20 4f 75 74 70 75 74 2e 0d 0a 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ulated Output. ┆
0x1380…13a0 20 20 20 20 20 20 20 20 20 20 20 84 54 68 69 73 20 6f 75 74 70 75 74 20 63 6f 6e 74 61 69 6e 73 ┆ This output contains┆
0x13a0…13c0 20 74 68 65 20 70 6f 73 69 74 69 76 65 20 0a 19 9b 80 80 70 61 72 74 20 6f 66 20 74 68 65 20 42 ┆ the positive part of the B┆
0x13c0…13e0 69 70 68 61 73 65 20 65 6e 63 6f 64 65 64 20 64 61 74 61 20 0a 19 9b 80 80 74 6f 20 62 65 20 74 ┆iphase encoded data to be t┆
0x13e0…1400 72 61 6e 73 6d 69 74 74 65 64 20 6f 6e 20 74 68 65 20 43 49 52 43 55 49 54 20 0a 19 9b 80 80 49 ┆ransmitted on the CIRCUIT I┆
0x1400…1420 (10,) 49 20 6c 69 6e 65 2e 0d 0a 0d 0a b0 56 43 43 f0 20 20 20 20 20 20 20 20 32 38 20 20 20 20 20 20 ┆I line. VCC 28 ┆
0x1420…1438 20 20 20 20 20 20 20 20 56 43 43 3a 20 35 56 20 69 6e 70 75 74 2e 0d 0a ┆ VCC: 5V input. ┆
0x1438…143b FormFeed {
0x1438…143b 0c 83 c7 ┆ ┆
0x1438…143b }
0x143b…1440 0a b0 a1 32 2e ┆ 2.┆
0x1440…1460 34 20 52 65 67 69 73 74 65 72 20 41 64 64 72 65 73 73 69 6e 67 0d 0a 0d 0a a1 e1 20 2d 2c 43 53 ┆4 Register Addressing -,CS┆
0x1460…1480 20 20 20 2d 2c 57 52 20 20 20 2d 2c 52 44 20 20 20 82 20 20 20 81 41 82 30 81 20 0d 0a a1 81 05 ┆ -,WR -,RD A 0 ┆
0x1480…14a0 0d 0a 20 20 30 20 20 20 20 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 20 20 20 31 20 20 20 43 ┆ 0 0 1 1 C┆
0x14a0…14c0 50 55 2d 3e 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 20 61 0d 0a 0d 0a 20 20 30 20 20 20 ┆PU->Control register a 0 ┆
0x14c0…14e0 20 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 20 20 20 30 20 20 20 43 50 55 2d 3e 54 78 20 64 ┆ 0 1 0 CPU->Tx d┆
0x14e0…1500 61 74 61 20 72 65 67 69 73 74 65 72 0d 0a 0d 0a 20 20 30 20 20 20 20 20 20 31 20 20 20 20 20 20 ┆ata register 0 1 ┆
0x1500…1520 30 20 20 20 20 20 20 20 20 30 20 20 20 20 20 20 20 20 52 78 20 64 61 74 61 20 72 65 67 69 73 74 ┆0 0 Rx data regist┆
0x1520…1540 65 72 2d 3e 43 50 55 0d 0a a1 a1 a1 e1 a1 09 09 09 09 09 09 09 09 09 09 09 09 09 0d 0a 0d 0a 0d ┆er->CPU ┆
0x1540…1560 0a b0 a1 32 2e 35 20 52 65 67 69 73 74 65 72 20 44 65 66 69 6e 69 74 69 6f 6e 73 0d 0a 0d 0a 55 ┆ 2.5 Register Definitions U┆
0x1560…1580 70 6f 6e 20 70 6f 77 65 72 20 75 70 20 74 68 65 20 43 50 43 43 20 6d 75 73 74 20 62 65 20 69 6e ┆pon power up the CPCC must be in┆
0x1580…15a0 69 74 69 61 6c 69 7a 65 64 20 62 65 66 6f 72 65 20 69 74 20 69 73 20 61 6c 80 0a 6c 6f 77 65 64 ┆itialized before it is al lowed┆
0x15a0…15c0 20 74 6f 20 69 6e 69 74 69 61 74 65 20 61 6e 79 20 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 6f ┆ to initiate any communication o┆
0x15c0…15e0 6e 20 74 68 65 20 73 65 72 69 61 6c 20 62 75 73 2e 20 54 68 69 73 20 0a 69 73 20 64 6f 6e 65 20 ┆n the serial bus. This is done ┆
0x15e0…1600 74 6f 20 70 72 6f 68 69 62 69 74 20 74 68 65 20 43 50 43 43 20 74 6f 20 61 6e 73 77 65 72 20 61 ┆to prohibit the CPCC to answer a┆
0x1600…1620 (11,) 6e 20 75 6e 73 70 65 63 69 66 69 65 64 20 41 64 80 80 80 0a 64 72 65 73 73 20 61 6e 64 20 74 68 ┆n unspecified Ad dress and th┆
0x1620…1640 75 73 20 76 69 6f 6c 61 74 65 20 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 20 6f 6e 20 74 68 65 20 ┆us violate communication on the ┆
0x1640…1660 62 75 73 2e 20 0d 0a 0d 0a 0d 0a b0 a1 32 2e 35 2e 31 20 43 6f 6e 74 72 6f 6c 20 52 65 67 69 73 ┆bus. 2.5.1 Control Regis┆
0x1660…1680 74 65 72 0d 0a 0d 0a a1 20 20 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ter msb ┆
0x1680…16a0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 6c 73 62 20 ┆ lsb ┆
0x16a0…16c0 20 0d 0a a1 e1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 ┆ ! ! ! ! ┆
0x16c0…16e0 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a ┆ ! ! ! ! ! ┆
0x16e0…1700 21 20 58 20 20 20 20 21 20 58 20 20 20 20 21 20 43 43 45 4e 20 21 20 20 20 20 20 20 20 20 20 20 ┆! X ! X ! CCEN ! ┆
0x1700…1720 44 65 76 69 63 65 20 41 64 64 72 65 73 73 20 20 20 20 20 20 20 20 20 20 21 0d 0a a1 21 20 20 20 ┆Device Address ! ! ┆
0x1720…1740 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 ┆ ! ! ! ! !┆
0x1740…1760 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a 54 68 69 73 20 72 65 ┆ ! ! ! This re┆
0x1760…1780 67 69 73 74 65 72 20 63 6f 6e 74 61 69 6e 73 20 74 68 65 20 72 65 63 6f 67 6e 69 74 69 6f 6e 20 ┆gister contains the recognition ┆
0x1780…17a0 61 64 64 72 65 73 73 20 6f 66 20 77 68 69 63 68 20 74 68 65 20 0a 43 50 43 43 20 69 73 20 74 6f ┆address of which the CPCC is to┆
0x17a0…17c0 20 61 6e 73 77 65 72 2e 0d 0a 0d 0a b0 43 43 45 4e 20 f0 20 20 84 54 68 65 20 43 6f 6d 6d 75 6e ┆ answer. CCEN The Commun┆
0x17c0…17e0 69 63 61 74 69 6f 6e 20 45 4e 61 62 6c 65 20 69 73 20 74 68 65 20 6f 76 65 72 61 6c 6c 20 65 6e ┆ication ENable is the overall en┆
0x17e0…1800 61 62 6c 65 20 6f 66 20 74 68 65 20 0a 19 87 81 80 43 50 43 43 2e 20 57 68 65 6e 20 61 6c 6c 20 ┆able of the CPCC. When all ┆
0x1800…1820 (12,) 6f 74 68 65 72 20 72 65 67 69 73 74 65 72 73 20 68 61 76 65 20 62 65 65 6e 20 69 6e 69 74 69 61 ┆other registers have been initia┆
0x1820…1840 74 65 64 20 0a 19 87 81 80 74 68 69 73 20 62 69 74 20 6d 75 73 74 20 62 65 20 73 65 74 20 68 69 ┆ted this bit must be set hi┆
0x1840…1860 67 68 20 74 6f 20 65 6e 61 62 6c 65 20 74 68 65 20 43 50 43 43 20 72 65 63 65 70 80 80 0a 19 87 ┆gh to enable the CPCC recep ┆
0x1860…1880 81 80 74 69 6f 6e 2f 74 72 61 6e 73 6d 69 73 73 69 6f 6e 20 6f 6e 20 74 68 65 20 62 75 73 2e 20 ┆ tion/transmission on the bus. ┆
0x1880…18a0 55 70 6f 6e 20 52 65 73 65 74 20 43 43 45 4e 20 69 73 20 73 65 74 20 0a 19 87 81 80 74 6f 20 30 ┆Upon Reset CCEN is set to 0┆
0x18a0…18b2 20 28 64 69 73 61 62 6c 65 29 2e 0d 0a 0d 0a b0 0d 0a ┆ (disable). ┆
0x18b2…18b5 FormFeed {
0x18b2…18b5 0c 83 e1 ┆ ┆
0x18b2…18b5 }
0x18b5…18c0 0a b0 a1 32 2e 35 2e 32 20 54 72 ┆ 2.5.2 Tr┆
0x18c0…18e0 61 6e 73 6d 69 74 20 72 65 67 69 73 74 65 72 0d 0a a1 0d 0a a1 20 20 6d 73 62 20 20 20 20 20 20 ┆ansmit register msb ┆
0x18e0…1900 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ ┆
0x1900…1920 20 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 e1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 ┆ lsb ! ! ┆
0x1920…1940 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 ┆! ! ! ! ! ┆
0x1940…1960 20 20 20 21 20 20 20 20 20 20 21 0d 0a 21 20 54 78 2d 64 61 74 61 20 20 20 20 20 20 20 20 20 20 ┆ ! ! ! Tx-data ┆
0x1960…1980 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ ┆
0x1980…19a0 20 20 20 20 20 21 0d 0a a1 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 ┆ ! ! ! ! ! ┆
0x19a0…19c0 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 ┆ ! ! ! ! ┆
0x19c0…19e0 20 21 0d 0a 0d 0a 54 6f 20 74 68 69 73 20 72 65 67 69 73 74 65 72 20 74 68 65 20 43 50 55 20 6d ┆ ! To this register the CPU m┆
0x19e0…1a00 75 73 74 20 77 72 69 74 65 20 74 68 65 20 64 61 74 61 20 74 6f 20 62 65 20 74 72 61 6e 73 6d 69 ┆ust write the data to be transmi┆
0x1a00…1a20 (13,) 74 80 0a 74 65 64 20 6f 6e 20 43 49 52 43 55 49 54 20 49 49 2e 20 49 66 20 6d 61 73 74 65 72 20 ┆t ted on CIRCUIT II. If master ┆
0x1a20…1a40 6d 6f 64 65 20 69 73 20 63 68 6f 73 65 6e 20 74 68 69 73 20 72 65 67 69 73 74 65 72 20 0a 6d 75 ┆mode is chosen this register mu┆
0x1a40…1a60 73 74 20 63 6f 6e 74 61 69 6e 20 74 68 65 20 6c 65 61 64 69 6e 67 20 62 79 74 65 2e 0d 0a 0d 0a ┆st contain the leading byte. ┆
0x1a60…1a80 0d 0a b0 a1 b0 a1 32 2e 35 2e 33 20 52 65 63 65 69 76 65 20 52 65 67 69 73 74 65 72 0d 0a a1 0d ┆ 2.5.3 Receive Register ┆
0x1a80…1aa0 0a a1 20 20 6d 73 62 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆ msb ┆
0x1aa0…1ac0 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 6c 73 62 20 20 20 0d 0a a1 e1 21 ┆ lsb !┆
0x1ac0…1ae0 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 ┆ ! ! ! ! ┆
0x1ae0…1b00 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 0d 0a 21 20 52 78 2d ┆ ! ! ! ! ! Rx-┆
0x1b00…1b20 44 61 74 61 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 ┆Data ┆
0x1b20…1b40 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 20 21 0d 0a a1 21 20 20 20 20 20 20 21 20 ┆ ! ! ! ┆
0x1b40…1b60 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 20 20 20 20 20 ┆ ! ! ! ! ┆
0x1b60…1b80 20 21 20 20 20 20 20 20 21 20 20 20 20 20 20 21 0d 0a 0d 0a 46 72 6f 6d 20 74 68 69 73 20 72 65 ┆ ! ! ! From this re┆
0x1b80…1ba0 67 69 73 74 65 72 20 74 68 65 20 43 50 55 20 63 61 6e 20 72 65 61 64 20 74 68 65 20 64 61 74 61 ┆gister the CPU can read the data┆
0x1ba0…1bc0 20 72 65 63 65 69 76 65 64 20 66 72 6f 6d 20 0a 43 49 52 43 55 49 54 20 49 49 2e 0d 0a 0d 0a 0d ┆ received from CIRCUIT II. ┆
0x1bc0…1bc1 0a ┆ ┆
0x1bc1…1bc4 FormFeed {
0x1bc1…1bc4 0c 82 ab ┆ ┆
0x1bc1…1bc4 }
0x1bc4…1be0 0a b0 a1 b0 a1 33 a1 2e 20 43 4f 4e 46 49 47 55 52 41 54 49 4f 4e 0d 0a 0d 0a a1 b0 ┆ 3 . CONFIGURATION ┆
0x1be0…1c00 33 2e 31 20 49 6e 69 74 69 61 6c 69 7a 69 6e 67 0d 0a 0d 0a 50 72 69 6f 72 20 74 6f 20 6f 70 65 ┆3.1 Initializing Prior to ope┆
0x1c00…1c20 (14,) 72 61 74 69 6f 6e 20 74 68 65 20 43 6f 6e 74 72 6f 6c 20 72 65 67 69 73 74 65 72 20 6d 75 73 74 ┆ration the Control register must┆
0x1c20…1c40 20 62 65 20 69 6e 69 74 69 61 6c 69 80 0a 7a 65 64 2e 20 54 68 65 20 72 65 63 65 70 74 69 6f 6e ┆ be initiali zed. The reception┆
0x1c40…1c60 20 77 69 6c 6c 20 62 65 20 69 6e 69 74 69 61 74 65 64 20 75 70 6f 6e 20 43 43 45 4e 20 68 69 67 ┆ will be initiated upon CCEN hig┆
0x1c60…1c80 68 2e 0d 0a 0d 0a 0d 0a b0 a1 33 2e 32 20 52 75 6e 6e 69 6e 67 0d 0a 0d 0a 57 68 65 6e 20 74 68 ┆h. 3.2 Running When th┆
0x1c80…1ca0 65 20 43 50 43 43 20 69 73 20 69 6e 69 74 69 61 74 65 64 20 61 6e 64 20 43 43 45 4e 20 69 73 20 ┆e CPCC is initiated and CCEN is ┆
0x1ca0…1cc0 68 69 67 68 20 74 68 65 20 52 65 63 65 70 74 69 6f 6e 20 69 73 20 0a 65 6e 61 62 6c 65 64 20 61 ┆high the Reception is enabled a┆
0x1cc0…1ce0 6e 64 20 75 70 6f 6e 20 72 65 63 65 70 74 69 6f 6e 20 6f 66 20 61 20 76 61 6c 69 64 20 66 72 61 ┆nd upon reception of a valid fra┆
0x1ce0…1d00 6d 65 20 66 6f 72 20 74 68 65 20 64 65 76 69 63 65 2c 20 0a 74 68 65 20 74 72 61 6e 73 6d 69 73 ┆me for the device, the transmis┆
0x1d00…1d20 73 69 6f 6e 20 69 73 20 69 6e 69 74 69 61 74 65 64 20 65 69 74 68 65 72 20 77 69 74 68 20 74 68 ┆sion is initiated either with th┆
0x1d20…1d40 65 20 70 72 65 76 69 6f 75 73 6c 79 20 0a 6c 6f 61 64 65 64 20 64 61 74 61 20 62 79 74 65 20 6f ┆e previously loaded data byte o┆
0x1d40…1d60 72 20 77 69 74 68 20 74 68 65 20 22 6e 6f 20 64 61 74 61 22 20 61 6e 73 77 65 72 2e 20 55 70 6f ┆r with the "no data" answer. Upo┆
0x1d60…1d80 6e 20 0a 72 65 63 65 70 74 69 6f 6e 20 6f 66 20 61 20 76 61 6c 69 64 20 66 72 61 6d 65 20 77 69 ┆n reception of a valid frame wi┆
0x1d80…1da0 74 68 20 61 20 64 61 74 61 20 62 79 74 65 20 74 68 65 20 52 78 52 44 59 20 69 73 20 0a 61 73 73 ┆th a data byte the RxRDY is ass┆
0x1da0…1dc0 65 72 74 65 64 20 61 6e 64 20 75 70 6f 6e 20 6c 6f 61 64 20 6f 66 20 61 20 62 79 74 65 20 74 6f ┆erted and upon load of a byte to┆
0x1dc0…1de0 20 62 65 20 74 72 61 6e 73 6d 69 74 74 65 64 20 54 78 52 44 59 20 69 73 20 0a 61 73 73 65 72 74 ┆ be transmitted TxRDY is assert┆
0x1de0…1e00 65 64 2e 20 42 6f 74 68 20 52 78 52 44 59 20 61 6e 64 20 54 78 52 44 59 20 61 72 65 20 63 6c 65 ┆ed. Both RxRDY and TxRDY are cle┆
0x1e00…1e20 (15,) 61 72 65 64 20 62 79 20 74 68 65 20 6c 65 61 64 69 6e 67 20 0a 65 64 67 65 20 6f 66 20 72 65 61 ┆ared by the leading edge of rea┆
0x1e20…1e40 64 20 66 72 6f 6d 20 74 68 65 20 52 78 2d 72 65 67 69 73 74 65 72 20 61 6e 64 20 77 72 69 74 65 ┆d from the Rx-register and write┆
0x1e40…1e60 20 74 6f 20 74 68 65 20 54 78 2d 0a 72 65 67 69 73 74 65 72 20 72 65 73 70 65 63 74 69 76 65 6c ┆ to the Tx- register respectivel┆
0x1e60…1e66 79 2e 0d 0a 0d 0a ┆y. ┆
0x1e66…1e69 FormFeed {
0x1e66…1e69 0c 82 84 ┆ ┆
0x1e66…1e69 }
0x1e69…1e80 0a b0 a1 4e 61 6d 65 20 06 44 65 73 63 72 69 70 74 69 6f 6e 05 20 0d ┆ Name Description ┆
0x1e80…1ea0 0a 42 49 54 56 41 4c 55 45 09 09 09 84 41 63 74 75 61 6c 20 72 65 63 65 69 76 65 64 20 62 69 74 ┆ BITVALUE Actual received bit┆
0x1ea0…1ec0 76 61 6c 75 65 2e 20 53 65 74 20 74 6f 20 22 31 22 20 0a 19 98 80 80 75 70 6f 6e 20 73 74 61 72 ┆value. Set to "1" upon star┆
0x1ec0…1ee0 74 20 6f 66 20 72 65 63 65 70 74 69 6f 6e 20 6f 66 20 62 69 74 20 61 6e 64 20 0a 19 98 80 80 73 ┆t of reception of bit and s┆
0x1ee0…1f00 68 69 66 74 65 64 20 74 6f 20 22 30 22 20 69 66 20 62 69 74 20 72 65 63 65 69 76 65 64 20 69 73 ┆hifted to "0" if bit received is┆
0x1f00…1f20 20 0a 19 98 80 80 22 30 22 2e 0d 0a 0d 0a 42 49 54 20 43 4c 4f 43 4b 09 09 84 42 69 74 20 63 6c ┆ "0". BIT CLOCK Bit cl┆
0x1f20…1f40 6f 63 6b 20 73 69 67 6e 61 6c 20 70 75 6c 73 65 73 20 65 61 63 68 20 74 69 6d 65 20 61 20 0a 19 ┆ock signal pulses each time a ┆
0x1f40…1f60 98 80 80 62 69 74 20 69 73 20 72 65 63 65 69 76 65 64 2e 0d 0a 0d 0a 2d 2c 41 42 4f 52 54 09 09 ┆ bit is received. -,ABORT ┆
0x1f60…1f80 09 84 42 69 74 20 72 65 63 65 70 74 69 6f 6e 20 41 62 6f 72 74 2e 20 49 66 20 61 20 62 69 74 20 ┆ Bit reception Abort. If a bit ┆
0x1f80…1fa0 69 73 20 0a 19 98 80 80 72 65 63 65 69 76 65 64 20 65 72 72 6f 6e 65 6f 75 73 6c 79 20 74 68 69 ┆is received erroneously thi┆
0x1fa0…1fc0 73 20 73 69 67 6e 61 6c 20 0a 19 98 80 80 67 6f 65 73 20 74 6f 20 22 30 22 20 74 6f 20 72 65 73 ┆s signal goes to "0" to res┆
0x1fc0…1fe0 65 74 20 74 68 65 20 65 6e 74 69 72 65 20 0a 19 98 80 80 72 65 63 65 69 76 65 72 2e 0d 0a 0d 0a ┆et the entire receiver. ┆
0x1fe0…2000 35 30 30 20 4b 48 7a 09 09 09 84 35 30 30 20 4b 48 7a 20 63 6c 6f 63 6b 20 66 6f 72 20 74 68 65 ┆500 KHz 500 KHz clock for the┆
0x2000…2020 (16,) 20 54 78 2d 70 61 72 74 2e 0d 0a 0d 0a 2d 2c 54 58 53 54 09 09 09 84 54 72 61 6e 73 6d 69 74 20 ┆ Tx-part. -,TXST Transmit ┆
0x2020…2040 73 74 61 72 74 20 73 69 67 6e 61 6c 2e 20 54 68 69 73 20 73 69 67 6e 61 6c 20 0a 19 98 80 80 67 ┆start signal. This signal g┆
0x2040…2060 6f 65 73 20 74 6f 20 22 30 22 20 61 66 74 65 72 20 72 65 63 65 70 74 69 6f 6e 20 6f 66 20 61 20 ┆oes to "0" after reception of a ┆
0x2060…2080 0a 19 98 80 80 70 6f 6c 6c 20 74 6f 20 69 6e 69 74 69 61 74 65 20 74 72 61 6e 73 6d 69 73 73 69 ┆ poll to initiate transmissi┆
0x2080…20a0 6f 6e 2e 0d 0a 0d 0a 52 58 4c 44 09 09 09 84 49 66 20 61 20 64 61 74 61 20 62 79 74 65 20 69 73 ┆on. RXLD If a data byte is┆
0x20a0…20c0 20 72 65 63 65 69 76 65 64 20 77 69 74 68 20 61 20 0a 19 98 80 80 70 6f 6c 6c 20 74 68 69 73 20 ┆ received with a poll this ┆
0x20c0…20e0 73 69 67 6e 61 6c 20 63 6c 6f 63 6b 73 20 74 68 65 20 62 79 74 65 20 0a 19 98 80 80 69 6e 74 6f ┆signal clocks the byte into┆
0x20e0…2100 20 74 68 65 20 52 78 2d 66 6c 69 70 66 6c 6f 70 73 2e 0d 0a 0d 0a 2d 2c 4f 42 49 4e 49 54 09 09 ┆ the Rx-flipflops. -,OBINIT ┆
0x2100…2120 09 84 54 68 69 73 20 73 69 67 6e 61 6c 20 69 73 20 74 68 65 20 6f 76 65 72 61 6c 6c 20 65 6e 61 ┆ This signal is the overall ena┆
0x2120…2140 62 6c 65 20 6f 66 20 0a 19 98 80 80 74 68 65 20 63 69 72 63 75 69 74 2e 20 49 74 20 69 73 20 73 ┆ble of the circuit. It is s┆
0x2140…2160 65 74 20 74 6f 20 22 30 22 20 62 79 20 61 20 0a 19 98 80 80 72 65 73 65 74 2c 20 61 6e 64 20 6d ┆et to "0" by a reset, and m┆
0x2160…2180 75 73 74 20 62 65 20 73 65 74 20 74 6f 20 22 31 22 20 62 79 20 0a 19 98 80 80 73 6f 66 74 77 61 ┆ust be set to "1" by softwa┆
0x2180…21a0 72 65 20 74 6f 20 69 6e 69 74 69 61 74 65 20 63 6f 6d 6d 75 6e 69 63 61 74 69 6f 6e 2e 0d 0a 0d ┆re to initiate communication. ┆
0x21a0…21c0 0a 44 30 2e 2e 44 37 20 20 09 09 09 84 44 61 74 61 62 75 73 20 66 72 6f 6d 20 6f 63 74 61 6c 20 ┆ D0..D7 Databus from octal ┆
0x21c0…21d5 72 65 63 65 69 76 65 20 66 6c 69 70 66 6c 6f 70 2e 0d 0a 0d 0a ┆receive flipflop. ┆
0x21d5…21d8 FormFeed {
0x21d5…21d8 0c 83 93 ┆ ┆
0x21d5…21d8 }
0x21d8…21e0 0a b0 a1 b0 a1 34 2e 20 ┆ 4. ┆
0x21e0…21ec 44 49 41 47 52 41 4d 53 0d 0a 0d 0a ┆DIAGRAMS ┆
0x21ec…21ef FormFeed {
0x21ec…21ef 0c 80 9a ┆ ┆
0x21ec…21ef }
0x21ef…2200 0a b0 a1 4e 61 6d 65 06 44 65 73 63 72 69 70 74 69 ┆ Name Descripti┆
0x2200…2220 (17,) 6f 6e 05 0d 0a 2d 2c 54 58 43 42 09 09 09 84 43 6c 6f 63 6b 20 6f 75 74 70 75 74 20 6f 66 20 55 ┆on -,TXCB Clock output of U┆
0x2220…2240 31 38 20 66 6f 72 20 74 68 65 20 54 78 2d 0a 19 98 80 80 62 69 74 63 6f 75 6e 74 65 72 20 61 6e ┆18 for the Tx- bitcounter an┆
0x2240…2260 64 20 2d 73 68 69 66 74 20 72 65 67 69 73 74 65 72 2e 0d 0a 0d 0a 46 4d 44 4f 09 09 09 84 42 69 ┆d -shift register. FMDO Bi┆
0x2260…2280 70 68 61 73 65 20 65 6e 63 6f 64 65 64 20 73 69 67 6e 61 6c 20 74 6f 20 62 65 20 6c 65 64 20 74 ┆phase encoded signal to be led t┆
0x2280…22a0 6f 20 0a 19 98 80 80 74 68 65 20 6c 69 6e 65 20 64 72 69 76 65 72 2e 0d 0a 0d 0a 4e 46 4d 44 4f ┆o the line driver. NFMDO┆
0x22a0…22c0 09 09 09 84 49 6e 76 65 72 74 65 64 20 62 69 70 68 61 73 65 20 65 6e 63 6f 64 65 64 20 73 69 67 ┆ Inverted biphase encoded sig┆
0x22c0…22e0 6e 61 6c 20 74 6f 20 0a 19 98 80 80 62 65 20 6c 65 64 20 74 6f 20 74 68 65 20 6c 69 6e 65 20 64 ┆nal to be led to the line d┆
0x22e0…2300 72 69 76 65 72 2e 0d 0a 0d 0a 4c 41 53 54 42 49 54 09 09 09 84 53 69 67 6e 61 6c 20 69 6e 64 69 ┆river. LASTBIT Signal indi┆
0x2300…2320 63 61 74 65 73 20 6c 61 73 74 62 69 74 20 69 73 20 62 65 69 6e 67 20 0a 19 98 80 80 74 72 61 6e ┆cates lastbit is being tran┆
0x2320…2340 73 6d 69 74 74 65 64 2e 0d 0a 0d 0a 54 58 44 42 09 09 09 84 44 61 74 61 20 74 6f 20 62 65 20 74 ┆smitted. TXDB Data to be t┆
0x2340…2360 72 61 6e 73 6d 69 74 74 65 64 20 69 73 20 73 68 69 66 74 65 64 20 0a 19 98 80 80 73 65 72 69 65 ┆ransmitted is shifted serie┆
0x2360…2380 6c 20 74 6f 20 74 68 69 73 20 6c 69 6e 65 20 66 72 6f 6d 20 74 68 65 20 73 65 72 69 61 6c 20 0a ┆l to this line from the serial ┆
0x2380…23a0 19 98 80 80 73 68 69 66 74 20 72 65 67 69 73 74 65 72 2e 0d 0a 0d 0a 2d 2c 52 54 53 42 09 09 09 ┆ shift register. -,RTSB ┆
0x23a0…23c0 84 49 6e 69 74 69 61 74 65 73 20 54 72 61 6e 73 6d 69 73 73 69 6f 6e 20 64 65 6c 61 79 65 64 20 ┆ Initiates Transmission delayed ┆
0x23c0…23e0 31 30 20 75 73 20 0a 19 98 80 80 66 72 6f 6d 20 74 68 65 20 54 58 53 54 20 73 69 67 6e 61 6c 20 ┆10 us from the TXST signal ┆
0x23e0…2400 6f 66 20 74 68 65 20 52 78 2d 70 61 72 74 2e 0d 0a 0d 0a 2d 2c 52 78 52 44 09 09 09 84 4f 75 74 ┆of the Rx-part. -,RxRD Out┆
0x2400…2420 (18,) 70 75 74 20 65 6e 61 62 6c 65 20 66 6f 72 20 74 68 65 20 6f 63 74 61 6c 20 72 65 63 65 69 76 65 ┆put enable for the octal receive┆
0x2420…2440 72 20 0a 19 98 80 80 66 6c 69 70 66 6c 6f 70 2e 0d 0a 0d 0a 52 58 52 44 59 09 09 09 84 54 68 69 ┆r flipflop. RXRDY Thi┆
0x2440…2460 73 20 73 69 67 6e 61 6c 20 69 73 20 61 73 73 65 72 74 65 64 20 75 70 6f 6e 20 0a 19 98 80 80 72 ┆s signal is asserted upon r┆
0x2460…2480 65 63 65 70 74 69 6f 6e 20 6f 66 20 61 20 62 79 74 65 20 74 6f 20 62 65 20 6c 65 64 20 74 6f 20 ┆eception of a byte to be led to ┆
0x2480…24a0 74 68 65 20 0a 19 98 80 80 43 50 55 2e 20 49 74 20 69 73 20 72 65 73 65 74 20 62 79 20 74 68 65 ┆the CPU. It is reset by the┆
0x24a0…24c0 20 6c 65 61 64 69 6e 67 20 65 64 67 65 20 0a 19 98 80 80 66 72 6f 6d 20 74 68 65 20 72 65 61 64 ┆ leading edge from the read┆
0x24c0…24e0 20 6f 66 20 74 68 65 20 6f 63 74 61 6c 20 72 65 63 65 69 76 65 72 20 0a 19 98 80 80 66 6c 69 70 ┆ of the octal receiver flip┆
0x24e0…2500 66 6c 6f 70 2e 0d 0a 0d 0a 45 54 58 52 44 59 09 09 09 84 54 68 69 73 20 73 69 67 6e 61 6c 20 69 ┆flop. ETXRDY This signal i┆
0x2500…2520 73 20 61 73 73 65 72 74 65 64 20 77 68 65 6e 20 61 20 62 79 74 65 20 0a 19 98 80 80 68 61 73 20 ┆s asserted when a byte has ┆
0x2520…2540 62 65 65 6e 20 6c 6f 61 64 65 64 20 66 72 6f 6d 20 74 68 65 20 54 78 2d 62 75 66 66 65 72 20 0a ┆been loaded from the Tx-buffer ┆
0x2540…2560 19 98 80 80 74 6f 20 74 68 65 20 74 72 61 6e 73 6d 69 74 20 70 61 72 74 20 66 6f 72 20 0a 19 98 ┆ to the transmit part for ┆
0x2560…2580 80 80 74 72 61 6e 73 6d 69 73 73 69 6f 6e 2e 0d 0a 0d 0a 44 54 52 42 09 09 09 84 49 73 20 61 73 ┆ transmission. DTRB Is as┆
0x2580…25a0 73 65 72 74 65 64 20 77 68 65 6e 20 61 20 62 79 74 65 20 69 73 20 74 6f 20 62 65 20 0a 19 98 80 ┆serted when a byte is to be ┆
0x25a0…25c0 80 73 65 6e 74 20 62 79 20 74 68 65 20 43 69 72 63 75 69 74 20 6c 69 6e 65 2e 0d 0a 0d 0a 2d 2c ┆ sent by the Circuit line. -,┆
0x25c0…25e0 41 44 4c 44 09 09 09 84 43 68 69 70 20 73 65 6c 65 63 74 20 66 6f 72 20 74 68 65 20 63 6f 6e 74 ┆ADLD Chip select for the cont┆
0x25e0…2600 72 6f 6c 20 62 75 66 66 65 72 2e 0d 0a 0d 0a 2d 2c 54 58 4c 44 09 09 09 84 43 68 69 70 20 73 65 ┆rol buffer. -,TXLD Chip se┆
0x2600…2619 (19,) 6c 65 63 74 20 66 6f 72 20 74 68 65 20 54 78 2d 62 75 66 66 65 72 2e 0d 0a ┆lect for the Tx-buffer. ┆
0x2619…261c FormFeed {
0x2619…261c 0c 84 88 ┆ ┆
0x2619…261c }
0x261c…261f 0a 0d 0a ┆ ┆
0x261f…2622 FormFeed {
0x261f…2622 0c 80 8d ┆ ┆
0x261f…2622 }
0x2622…2640 0a b0 a1 4e 61 6d 65 06 44 65 73 63 72 69 70 74 69 6f 6e 05 0d 0a 46 4d 44 49 4e 09 09 09 ┆ Name Description FMDIN ┆
0x2640…2660 84 42 69 70 68 61 73 65 20 65 6e 63 6f 64 65 64 20 73 69 67 6e 61 6c 20 66 72 6f 6d 20 74 68 65 ┆ Biphase encoded signal from the┆
0x2660…2680 20 6c 69 6e 65 20 0a 19 98 80 80 72 65 63 65 69 76 65 72 20 74 6f 20 62 65 20 6c 65 64 20 74 6f ┆ line receiver to be led to┆
0x2680…26a0 20 74 68 65 20 0a 19 98 80 80 64 65 6d 6f 64 75 6c 61 74 6f 72 2e 0d 0a 0d 0a 2d 2c 52 65 73 65 ┆ the demodulator. -,Rese┆
0x26a0…26c0 74 09 09 09 84 48 61 72 64 20 52 65 73 65 74 20 66 72 6f 6d 20 74 68 65 20 43 50 55 20 62 6f 61 ┆t Hard Reset from the CPU boa┆
0x26c0…26e0 72 64 2e 0d 0a 0d 0a 34 20 4d 48 7a 09 09 09 49 6e 70 75 74 20 63 6c 6f 63 6b 20 66 72 6f 6d 20 ┆rd. 4 MHz Input clock from ┆
0x26e0…2700 74 68 65 20 43 50 55 20 62 6f 61 72 64 2e 0d 0a 0d 0a 44 30 2e 2e 44 37 09 09 09 42 69 64 69 72 ┆the CPU board. D0..D7 Bidir┆
0x2700…2720 65 63 74 69 6f 6e 61 6c 20 43 50 55 20 64 61 74 61 62 75 73 2e 0d 0a 0d 0a 2d 2c 52 44 09 09 09 ┆ectional CPU databus. -,RD ┆
0x2720…2740 52 65 61 64 20 73 69 67 6e 61 6c 20 66 72 6f 6d 20 43 50 55 2e 0d 0a 0d 0a 2d 2c 57 52 09 09 09 ┆Read signal from CPU. -,WR ┆
0x2740…2760 57 72 69 74 65 20 73 69 67 6e 61 6c 20 66 72 6f 6d 20 43 50 55 2e 0d 0a 0d 0a 2d 2c 43 53 09 09 ┆Write signal from CPU. -,CS ┆
0x2760…2780 09 43 68 69 70 20 53 65 6c 65 63 74 2e 0d 0a 0d 0a 41 30 09 09 09 09 84 41 64 64 72 65 73 73 20 ┆ Chip Select. A0 Address ┆
0x2780…27a0 62 69 74 20 74 6f 20 73 65 6c 65 63 74 20 61 64 64 72 65 73 73 65 73 20 0a 19 98 80 80 77 69 74 ┆bit to select addresses wit┆
0x27a0…27c0 68 69 6e 20 74 68 65 20 63 68 69 70 20 73 65 6c 65 63 74 20 61 64 64 72 65 73 73 20 0a 19 98 80 ┆hin the chip select address ┆
0x27c0…27cb 80 72 61 6e 67 65 2e 0d 0a 0d 0a ┆ range. ┆
0x27cb…27ce FormFeed {
0x27cb…27ce 0c 82 91 ┆ ┆
0x27cb…27ce }
0x27ce…27d1 0a 0d 0a ┆ ┆
0x27d1…27d4 FormFeed {
0x27d1…27d4 0c 80 8d ┆ ┆
0x27d1…27d4 }
0x27d4…27e0 0a b0 a1 35 2e 20 50 41 4c 20 4c 49 ┆ 5. PAL LI┆
0x27e0…27ea 53 54 49 4e 47 53 0d 0a 0d 0a ┆STINGS ┆
0x27ea…27ed FormFeed {
0x27ea…27ed 0c 80 9a ┆ ┆
0x27ea…27ed }
0x27ed…2800 0a 1a 1a 70 75 74 20 73 65 6c 65 63 74 73 20 74 68 65 20 ┆ put selects the ┆